KR102568706B1 - 인-시튜 통합 챔버들 - Google Patents

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에롤 안토니오 씨. 산체스
패트리샤 엠. 리우
가우라브 타레자
레이먼드 호이만 헝
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Abstract

본원에 논의되는 시스템들 및 방법들은, NMOS 및 PMOS 디바이스들을 포함하는 MOSFET 디바이스 제조에 사용될 수 있는 클러스터 툴에 대한 것이다. 클러스터 툴은, 사전 세정, 금속 실리사이드 또는 금속 게르마늄화물 막 형성, 및 캡핑 및 질화와 같은 표면 보호 동작들을 위한 프로세스 챔버들을 포함한다. 클러스터 툴은, 소스 및 드레인을 형성하도록 구성되는 하나 이상의 프로세스 챔버를 포함할 수 있다. 클러스터 툴에서 제조되는 디바이스들은, 취급 및 별개의 시스템들로의 이송 동안 막을 오염으로부터 보호하기 위해 금속 실리사이드 또는 금속 게르마늄화물 막 위에 형성되는 적어도 하나의 보호 층을 갖도록 제조된다.

Description

인-시튜 통합 챔버들
본 개시내용의 양상들을 일반적으로 전계-효과 트랜지스터(FET)들의 제조에 관한 것이다.
전계-효과 트랜지스터들은, 드레인과 소스 사이의 전류 흐름을 제어하기 위해 게이트 상의 전압에 의해 생성되는 전기장에 의존하는 트랜지스터 군이다. 많은 유형들의 FET들 중 하나는 금속 산화물 반도체 FET(MOSFET)이다. MOSFET 디바이스들의 제조는, 디바이스의 다양한 피쳐들을 형성하고 전기적으로 연결 및/또는 격리시키기 위해 실행되는 다수의 증착 및 패터닝 동작들을 포함한다. MOSFET 제조 프로세스 동안, 전형적으로, 적어도 하나의 실리사이드 층이 형성된다. 다결정질("폴리") 금속 실리사이드를 포함하는 금속 실리사이드일 수 있는 실리사이드 층의 핵형성은, MOSFET 제조에 수반되는 다수의 프로세스 동작들을 고려할 때 난제일 수 있다. 전형적으로, 실리사이드 층 형성은 트랜지스터 소스 및 드레인 막 형성과 인-시튜 통합되지 않는다. 트랜지스터 소스/드레인 에피택셜 막 형성에 후속하여, 소스/접촉 구역은 후속하는 트랜지스터 게이트 형성 동안 하드마스크(이를테면, 질화물 막)로 보호된다. 게이트 형성에 후속하여, 소스/드레인 최상부 접촉 구역은, 소스 및 드레인 접촉 구역의 최상부 상의 실리사이드 막 형성을 위한 하드마스크를 식각하여 제거함으로써 개방된다. 하드마스크 제거에 대한 식각 처리는 또한, 최상부 상의 얼마간의 소스/드레인 막을 식각하여 제거하고 접촉 표면을 손상시킬 것이고, 이는, 낮은 접촉 저항 요건에 유리하지 않다. 성장된 금속 실리사이드 층은, 표면 처리(이를테면, 질화) 또는 다른 막들(이를테면, 질화티타늄, 질화규소)을 이용한 캡핑 없이는 공기 중에서 쉽게 산화된다. 소스/드레인 막 형성, 실리사이드 층 형성, 및 표면 보호의 인-시튜 프로세스 및 하드웨어 통합은, 소스/드레인 최상부 층과 실리사이드 층 사이의 트랜지스터 접촉 저항을 최소화시키거나 감소시키는 것을 용이하게 할 것이다.
그에 따라, MOSFET 제조의 개선된 시스템 및 방법에 대한 필요성이 관련 기술분야에 남아 있다.
일 구현에서, 컴퓨터 판독가능 매체는 명령어들을 포함하며, 명령어들은, 시스템으로 하여금, 사전 세정 동작을 위해 이송 챔버로부터 사전 세정 프로세스 챔버 내로 기판을 이송하게 하고, 사전 세정 프로세스 챔버에서 사전 세정 동작을 실행하게 하도록 구성된다. 사전 세정 동작에 후속하여, 명령어들은, 사전 세정 프로세스 챔버로부터 소스/드레인 에피택셜 증착 프로세스 챔버 내로 기판을 이송하고, 소스/드레인 에피택셜 증착 프로세스 챔버에서 기판 상에 소스 및 드레인을 형성하도록 구성된다. 명령어들은, 소스/드레인 에피택셜 증착 프로세스 챔버에서의 소스 및 드레인의 형성에 후속하여, 소스 및 드레인 상에 금속 실리사이드 막 또는 금속 게르마늄화물을 형성하기 위해, 소스/드레인 에피택셜 증착 프로세스 챔버로부터 막 형성 프로세스 챔버 내로 기판을 이송하고, 막 형성 프로세스 챔버에서 소스 및 드레인 상에 금속 실리사이드 막 또는 금속 게르마늄화물을 형성하도록 구성된다. 명령어들은, 소스 및 드레인의 형성에 후속하여, 막 형성 프로세스 챔버로부터 표면 보호 프로세스 챔버 내로 기판을 이송하고, 표면 보호 프로세스 챔버에서 표면 보호 동작을 수행하도록 구성된다.
일 구현에서, 기판을 처리하는 방법은, 이송 챔버의 이송 용적 내에 배치된 중앙 이송 로봇을 사용하여, 적어도 하나의 사전 세정 동작을 수행하도록 구성되는 복수의 프로세스 챔버들 중 제1 프로세스 챔버 내로 기판을 이송하는 단계; 제1 프로세스 챔버에서 적어도 하나의 사전 세정 동작을 수행하는 단계; 적어도 하나의 사전 세정 동작에 후속하여, 제1 프로세스 챔버로부터 이송 챔버의 이송 용적을 통해 복수의 프로세스 챔버들 중 제2 프로세스 챔버 내로 기판을 이송하는 단계 ― 제2 프로세스 챔버는 기판 상에 소스 및 드레인을 형성하도록 구성됨 ―; 및 복수의 프로세스 챔버들 중 제2 프로세스 챔버에서 기판 상에 소스 및 드레인을 형성하는 단계를 포함한다. 방법은 또한, 소스 및 드레인의 형성에 후속하여, 제2 프로세스 챔버로부터 이송 챔버의 이송 용적을 통해 복수의 프로세스 챔버들 중 제3 프로세스 챔버 내로 기판을 이송하는 단계 ― 제3 프로세스 챔버는 소스 및 드레인 상에 막을 형성하도록 구성됨 ―; 및 제3 프로세스 챔버에서 소스 및 드레인 상에 막을 형성하는 단계를 포함한다. 방법은 또한, 소스 및 드레인의 형성에 후속하여, 제3 프로세스 챔버로부터 이송 챔버의 이송 용적을 통해 복수의 프로세스 챔버들 중 제4 프로세스 챔버 내로 기판을 이송하는 단계 ― 제4 프로세스 챔버는 소스 및 드레인 상에 보호 막을 형성하도록 구성됨 ―; 및 제4 프로세스 챔버에서 소스 및 드레인 상에 보호 막을 형성하는 단계를 포함한다.
일 구현에서, 시스템은, 복수의 프로세스 챔버들 ― 복수의 프로세스 챔버들 중 제1 프로세스 챔버는 사전 세정 동작들을 위해 구성되고, 복수의 프로세스 챔버들 중 제2 프로세스 챔버는 에피택셜 증착 동작들을 위해 구성되고, 복수의 프로세스 챔버들 중 제3 프로세스 챔버는, 캡핑 층 형성 동작, 또는 질화 동작을 실행하는 것 중 적어도 하나를 수행하도록 구성됨 ―; 복수의 프로세스 챔버들의 각각의 프로세스 챔버에 결합되는 이송 챔버; 이송 챔버와 복수의 프로세스 챔버들 중 하나 이상의 챔버 간에 그리고 그들 사이에서 기판을 이송하도록 구성되는 중앙 이송 로봇; 및 복수의 프로세스 챔버들 중 기판이 이송되는 프로세스 챔버들, 기판이 이송될 때 복수의 프로세스 챔버들의 프로세스 챔버들에서 실행되는 동작들, 및 기판이 프로세스 챔버들에 이송되는 순서를 포함하는 복수의 명령어들을 실행하도록 구성되는 제어기를 포함한다.
본 개시내용의 상기 언급된 특징들이 상세하게 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이러한 실시예들 중 일부가 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 유의되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
도 1은 본 개시내용의 일 구현에 따른, 반도체 구성요소들을 형성하기 위한 시스템의 개략적인 예시이다.
도 2는 본 개시내용의 일 구현에 따른, 반도체 구성요소들을 형성하는 방법의 흐름도이다.
이해를 용이하게 하기 위해서, 도면들에 공통된 동일한 요소들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 요소들 및 특징들은 추가적인 언급이 없이도 다른 실시예들에 유익하게 포함될 수 있는 것으로 고려된다.
본원에 논의되는 시스템들 및 방법들은, 복수의 통합 프로세스 챔버들을 포함하는 클러스터 툴에서의 MOSFET 디바이스들의 제조에 관한 것이다. 각각의 동작은 하나 이상의 동작을 실행하도록 구성되는 단일 챔버에서 실행될 수 있거나, 각각이 하나 이상의 동작을 실행하도록 구성되는 복수의 프로세스 챔버들에서 실행될 수 있다. 본원에 논의되는 클러스터 툴들의 프로세스 챔버들에서 실행되는 동작들은, 사전 세정, 소스/드레인 증착, 금속 실리사이드 또는 금속 게르마늄화물 막 형성, 및 기판의 질화 또는 캡핑을 사용하는 표면 보호를 포함할 수 있다. 하나 이상의 물질 층을 포함할 수 있는 기판들이 중앙 이송 로봇을 사용하여 클러스터 툴의 프로세스 챔버들 간에 그리고 그들 사이에서 이송된다. 중앙 이송 로봇은, 압력 및/또는 온도 제어를 위해 구성될 수 있는 환경적으로 제어된 이송 공간에 배치된다. 대조적으로, 종래의 MOSFET 디바이스 제조 동안, 기판은 막 형성을 포함하는 상이한 동작들을 위한 다양한 시스템들(예컨대, 클러스터 툴들) 사이에서 이송된다. 시스템들 사이에서의 기판의 이송은 기판을 주변 공기 및/또는 오염물들에 노출시킬 수 있으며, 이는, 흐름상 후행되는 제조 동작들 및 MOSFET 디바이스 성능에 부정적인 영향을 줄 수 있다. 그러나, 본원에 논의되는 MOSFET 제조의 시스템들 및 방법들을 사용하면, 단일 클러스터 툴의 일부인 프로세스 챔버들에서 다수의 동작들이 실행되며, 이는, 바람직하지 않은 프로세스 환경들에 대한 기판의 노출을 최소화한다.
본원에 논의되는 동작들은, 유사한 동작들, 예컨대, 사전 세정, 소스/드레인 증착, 금속 실리사이드 막 또는 금속 게르마늄화물 막 형성, 또는 표면 보호 동작들을 실행하도록 구성되는, 동일한 클러스터 툴 상의 2개 이상의 챔버를 포함할 수 있다. 하나 이상의 프로세스 챔버는, 사전 세정, 소스/드레인("s/d") 증착, 막 형성, 및/또는 표면 보호 동작들 각각을 실행하는 데 사용될 수 있다. 클러스터 툴에서의 다수의 순차적인 MOSFET 제조 동작들의 실행은, 다른 클러스터 툴들 사이에서의 기판의 이송을 최소화하여, 주변 환경에 대한 노출을 최소화한다. 상이한 클러스터 툴들 간의 그리고 그들 사이에서의 기판의 취급이 감소하면, 기판의 오염의 가능성 및/또는 규모가 감소된다. 본원에 논의되는 시스템들 및 방법들을 사용하면, 다른 MOSFET 제조 프로세스들과 동일한 클러스터 툴에서 발생하는, 본원에 논의되는 클러스터 툴에서의 막 및 표면 보호 층(들)의 제조 때문에, MOSFET 제조 동안 형성되는 접촉부들의 품질이 개선된다.
도 1은 본 개시내용의 일 구현에 따른, MOSFET 디바이스들을 형성하기 위한 시스템(100)의 개략적인 평면도이다. 시스템(100)은, 하나 이상의 프로세스 챔버를 갖는 클러스터 툴이다. 시스템(100)은, 하나 이상의 MOSFET 제조 동작을 수행하도록 구성된다. 일 예에서, 시스템(100)은, 복수의 프로세스 챔버들(104, 106, 108, 110, 및 124)(5개가 도시됨)뿐만 아니라 이송 챔버(112)를 포함한다. 이송 챔버(112)의 이송 용적(118) 내에 중앙 이송 로봇(116)이 배치된다. 복수의 프로세스 챔버들(104, 106, 108, 110, 및 124)은 이송 챔버(112) 주위의 다양한 위치들에 배열될 수 있고, 다양한 MOSFET 제조 동작들을 수행하도록 구성될 수 있다. 프로세스 챔버들(104, 106, 108, 110, 및 124)이 예시되지만, 시스템(100)은 이송 챔버(112) 주위에 배치된 5개보다 많거나 적은 프로세스 챔버를 포함할 수 있는 것으로 고려된다. 본원에 논의되는 시스템(100)은, (A) 기판을 사전 세정하는 것, (B) NMOS 또는 PMOS 디바이스들에 대한 소스 및 드레인의 에피택셜 증착, (C) 소스 및 드레인 상의 금속 실리사이드 막 또는 금속 게르마늄화물 막 형성, 및 (D) 막 형성 후의 표면 처리/보호 중 일부 또는 그 전부를 포함하는 MOSFET 제조 동작들을 수행하도록 구성된다.
시스템(100)은, 도 1에 제2 시스템(122)으로 총괄적으로 도시된 하나 이상의 부가적인 시스템, 이를테면 다른 클러스터 툴에, 통신가능하게, 전기적으로, 기계적으로, 또는 다른 방식으로 결합될 수 있다. 제2 시스템(122)은, 시스템(100)에서의 하나 이상의 동작의 실행 전에 그리고/또는 그 후에 발생할 수 있는, 막 형성, 패터닝, 및/또는 열 어닐링을 포함하는 다양한 동작들에 사용될 수 있다. 일 예에서, MOSFET 디바이스의 소스 및 드레인은 기판이 시스템(100)에 들어가기 전에 형성된다. 다른 예에서, 소스 및 드레인은 시스템(100)을 사용하여 아래에 논의된 바와 같이 형성된다.
기판들은 이송 시스템을 사용하여 시스템(100)으로 그리고 그로부터 시스템(122)으로 이송되며, 주변 공기, 취급 손상, 및/또는 다른 오염 또는 바람직하지 않은 조건들에 노출될 수 있다. 일 예에서, 기판들은 제2 시스템(122)으로부터 시스템(100)의 팩토리 인터페이스(114) 내로 이송될 수 있다. 팩토리 인터페이스(114)로부터, 기판들은 이송 챔버(112)로 이송될 수 있다. 이송 챔버(112)의 이송 용적(118)은, 환경적으로 제어된 환경, 이를테면, 온도 및/또는 압력이 설정 및 유지되고/거나 조정될 수 있는 환경일 수 있다. 일 예에서, 이송 챔버(112)는, MOSFET 제조 동안, 진공 압력 하에서 그리고 약 25 ℃ 내지 약 150 ℃의 온도로 유지된다. 중앙 이송 로봇(116)은, 프로세스 챔버들(104, 106, 108, 110, 및 124) 간에 그리고 그들 사이에서 기판들을 이송하도록 구성된다.
본원에 논의되는 바와 같이, 시스템(100)은, 도 1에 도시된 프로세스 챔버들(104, 106, 108, 110, 및 124)보다 많거나 적은 프로세스 챔버를 포함할 수 있다. 각각의 프로세스 챔버(104, 106, 108, 110, 및 124)는 하나 이상의 동작을 수행하도록 구성될 수 있다. 시스템(100)은 중복 챔버들을 포함할 수 있는 것으로 고려된다. 예컨대, 시스템(100)은, 동일하거나 상이한 사전 세정 동작들을 수행하도록 구성되는 복수의 사전 세정 챔버들을 포함할 수 있다. 마찬가지로, 시스템(100)은, 동일하거나 상이한 증착 프로세스들을 수행하도록 구성되는 복수의 증착 챔버들을 포함할 수 있다.
일 예에서, 제어기(120)는 시스템(100)에 통신가능하게 결합되고, MOSFET 디바이스 전부 또는 그 일부를 형성하기 위해 실행되는 동작들의 명령을 포함하는 복수의 명령어들을 실행하도록 구성된다. 동작들의 명령은, 기판이 어느 프로세스 챔버들(104, 106, 108, 110, 및 124)로 이송되어야 하는지, 프로세스 챔버(들)에서 어느 동작들이 수행되어야 하는지, 및/또는 이송 및/또는 동작들의 실행이 발생하는 순서를 포함할 수 있다. 동작들의 명령은, 챔버 파라미터들, 이를테면, 압력, 온도, 전구체 유형(들), 가스 유량, 플라즈마 생성 파라미터들, 및/또는 본원에 논의되는 바와 같이 다양한 유형들의 MOSFET 디바이스들을 제조하는 데 사용될 수 있는 다른 파라미터들을 포함하는 부가적인 MOSFET 제조 프로세스 세부사항들을 더 포함할 수 있다.
시스템(100)은, 사전 세정 프로세스 챔버(108)에서 하나 이상의 세정 동작을 실행하도록 구성된다. 단일 사전 세정 프로세스 챔버(108)만이 도 1에 도시되지만, 시스템(100)은 복수의 사전 세정 프로세스 챔버들(108)을 포함할 수 있는 것으로 고려된다. 사전 세정은, 막 형성과 같은 후속 동작들에 대해 기판을 준비하여, 세정된 기판 상에 형성되는 막들의 품질을 개선한다. 각각의 사전 세정 프로세스 챔버(108)는, 자연 산화물들 또는 잔류 탄소 중 하나 이상을 제거함으로써 그리고/또는 이전에 증착되고/거나 패터닝된 막들의 결함들을 포함하는 표면 결함들을 교정함으로써 후속 동작들에 대해 기판을 준비하도록 구성된다. 자연 산화물들은 흐름상 선행되는 동작들 후의 취급으로 인해 형성될 수 있고, 잔류 탄소는 흐름상 선행되는 동작들에서 사용되는 하드마스크들의 결과일 수 있다. 다른 실시예들과 조합될 수 있는 실시예에서, 시스템(100)은, 하나 이상의 소스/드레인 에피택셜 증착 프로세스 챔버("s/d 챔버")를 포함하며, 이들 중 2개(104, 106)가 도시된다. 일 예에서, s/d 챔버(104)는 PMOS 형성을 위해 구성되는 한편, s/d 챔버(106)는 NMOS 형성을 위해 구성된다. 그러한 예에서, s/d 챔버(104)는 p-형 MOSFET 디바이스들을 형성하도록 구성되는 한편, s/d 챔버(106)는 n-형 MOSFET 디바이스들을 형성하도록 구성된다. 일 예에서, s/d 챔버들(104, 106)은 시스템(100)에서 생략될 수 있다. 그러한 예에서, 시스템(100)에 제공되는 기판들은 상부에 형성된 소스 및 드레인을 이미 포함하고 있다.
다른 실시예들과 조합될 수 있는 실시예에서, 시스템(100)은 막 형성 프로세스 챔버(110)를 포함한다. 단일 막 형성 프로세스 챔버(110)만이 도시되지만, 시스템(100)은 복수의 막 형성 프로세스 챔버들(110)을 포함할 수 있는 것으로 고려된다. 막 형성 동작이 하나 이상의 막 형성 프로세스 챔버(110)를 포함하는 예에서, 각각의 막 형성 프로세스 챔버(110)는, 소스 및/또는 드레인 상에 금속 실리사이드 막 및/또는 금속 게르마늄화물 막 중 하나 이상을 형성하도록 구성될 수 있다. 하나 이상의 막 형성 프로세스 챔버(110)는 화학 기상 증착(CVD) 챔버 또는 원자 층 증착(ALD) 챔버를 포함할 수 있다.
시스템(100)은 표면 보호 프로세스 챔버(124)를 포함한다. 단일 표면 보호 프로세스 챔버(124)만이 도시되지만, 시스템(100)은, 캡핑 동작 및/또는 질화 동작을 수행하도록 구성되는 복수의 표면 보호 프로세스 챔버들(124)을 포함할 수 있는 것으로 고려된다. 캡핑은, MOSFET 디바이스의 소스 및 드레인과 같은 기판 표면 위에 층을 형성하는 동작이다. 일 예에서, 층은, 티타늄(Ti), 질화티타늄(TiN), 질화규소, 및/또는 규소(Si)로 형성될 수 있다. 일 예에서, 표면 보호 프로세스 챔버(124)는 질화 동작을 수행하도록 구성된다. 질화하는 것(질화)은, 기판의 적어도 일부분, 이를테면 기판의 소스 및 드레인을, 금속 실리사이드 막 또는 금속 게르마늄화물 막이 증착된 후에 질소 소스에 노출시킨다. 질소 소스에 대한 노출은, 금속 실리사이드 막 또는 금속 게르마늄화물 막 위에 경화된 보호 표면 층을 형성한다. 질화 동안 형성된 보호 층(들)은, 일단, 클러스터 툴에서 형성된 구조가 추가적인 처리를 위해 상이한 툴로 이송될 때, 금속 실리사이드 막 또는 금속 게르마늄화물 막의 산화를 방지하거나 감소시킨다. 일 예에서, 표면 보호 프로세스 챔버(124)에 의해 형성된 표면 보호 층은, 하나 이상의 표적 층의 형성 및/또는 패터닝을 포함하는 흐름상 후행되는 동작들을 촉진하기 위한 인터페이스 층이다.
위에 논의된 바와 같이, 시스템(100)은 하나 이상의 사전 세정 프로세스 챔버(108)(하나가 도시됨)를 포함한다. 일 예에서, 하나 이상의 사전 세정 프로세스 챔버(108)는, 자연 산화물 제거 동작들을 위해 구성되는 제1 사전 세정 프로세스 챔버, 잔류 탄소를 제거하기 위해 수소(H2) 플라즈마를 생성하도록 구성되는 제2 사전 세정 프로세스 챔버, 및 제3 사전 세정 프로세스 챔버 중 하나 이상을 포함한다. 일 예에서, 제3 사전 세정 프로세스 챔버는, 기판으로부터 에피택셜 층들을 포함하는 결함이 있는 층들을 제거하기 위해 염소(Cl) 플라즈마를 생성하도록 구성된다. 부가적으로 또는 대안적으로, 사전 세정 챔버들(108) 중 하나에서, 잔류 탄소가 제거된다. 잔류 탄소는, 탄소를 포함하는 하드마스크 층의 사용을 포함할 수 있는 이전의 막 형성 및 패터닝 동작들로부터 기판 상에 남을 수 있다.
일 예에서, NMOS 챔버(106)는 n-형 소스 및 n-형 드레인을 형성하도록 구성되고, PMOS 챔버(104)는 p-형 소스 및 p-형 드레인을 형성하도록 구성된다. NMOS 챔버(106)는, 규소(Si), 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi), 및/또는 리튬(Li)을 포함하는 하나 이상의 전구체 소스에 연결된다. PMOS 챔버(104)는, 붕소(B), 갈륨(Ga), 주석(Sn), 인듐(In), 게르마늄(Ge), 및/또는 규소(Si)와 같은 하나 이상의 전구체 소스에 연결된다.
막 형성 프로세스 챔버(110)는, 소스 및 드레인 상에 금속 실리사이드 막 또는 금속 게르마늄화물 막을 형성하도록 구성된다. 위에 논의된 바와 같이, 단일 막 형성 프로세스 챔버(110)가 도시되지만, 시스템(100)은 복수의 막 형성 프로세스 챔버들(110)을 포함할 수 있는 것으로 고려된다. 일 예에서, 막 형성 프로세스 챔버들(110)은, 램프 열 또는 저항성 가열기(들)를 사용하여 소스 및 드레인 상에 금속 실리사이드 막들을 형성하기 위한 CVD 챔버로서 구성되는 제1 막 형성 프로세스 챔버, 및/또는 램프 열 또는 저항성 가열기(들)를 사용하여 금속 게르마늄화물 막을 형성하기 위한 CVD 챔버로서 구성되는 제2 막 형성 프로세스 챔버 중 하나 이상을 포함한다. 막 형성 프로세스 챔버(들)(110)는 부가적으로 또는 대안적으로, 금속 실리사이드 및/또는 금속 게르마늄화물 막들 중 어느 하나 또는 둘 모두를 형성하도록 구성되는 제3 막 형성 프로세스 챔버를 포함할 수 있다. 일 예에서, 막 형성 프로세스 챔버들(110)은 램프 가열되고, 금속 실리사이드 또는 금속 게르마늄화물 막들을 형성하도록 구성된다. 일 예에서, 막 형성 프로세스 챔버들(110)은, 예컨대, 가열된 기판 지지부를 사용하여 저항성 가열되고, 금속 실리사이드 또는 금속 게르마늄화물 막들을 형성하도록 구성된다. NMOS 챔버(106) 및/또는 PMOS 챔버(104)는 금속 실리사이드 또는 금속 게르마늄화물 막들을 형성하는 데 사용되고, 램프 가열될 수 있다.
시스템(100)은 표면 보호 프로세스 챔버(124)를 포함한다. 표면 보호 동작(들)은, 공기에 노출될 때, 예컨대, MOSFET 구조가 제2 시스템(122)으로 이송될 때, 금속 실리사이드 막 또는 금속 게르마늄화물 막의 산화를 방지하는 데 이용된다. 단일 표면 보호 프로세스 챔버(124)가 도시되지만, 시스템(100)은 복수의 포면 보호 프로세스 챔버들을 포함할 수 있는 것으로 고려된다. 표면 보호 프로세스 챔버(124)는, 질화가 표면 보호 동작인 예에서 램프 가열될 수 있거나, 표면 보호 동작이 Ti 함유 캡핑 층을 형성하는 것을 포함하는 경우 저항성 가열될 수 있다. 일 예에서, 시스템(100)은, SiN 캡핑, Si 캡핑, 또는 금속 실리사이드 막 또는 금속 게르마늄화물 막의 질화를 포함하는 하나 이상의 동작을 수행하기 위한 플라즈마 챔버로서 구성되는 제1 표면 보호 프로세스 챔버(124), 및/또는 Ti 또는 TiN 캡을 형성하는 것이 가능한 플라즈마 챔버로서 구성되는 제2 표면 보호 프로세스 챔버(124) 중 하나 이상을 포함한다. 하나 이상의 표면 보호 프로세스 챔버(124)는, 금속 실리사이드 막에 대한 또는 금속 게르마늄화물 막에 대한 질화를 수행하고 Ti 또는 TiN 캡을 형성하도록 구성되는 제3 표면 보호 프로세스 챔버(124)를 포함할 수 있다. 일 예에서, 하나 이상의 표면 보호 프로세스 챔버(124)는, 캡을 형성함이 없이 질화를 수행하도록 구성되는 제4 표면 보호 프로세스 챔버(124), 및 금속 실리사이드 또는 금속 게르마늄화물 막 상에 Si 캡을 형성하도록 구성되는 제5 표면 보호 프로세스 챔버(124)를 포함한다.
시스템(100)은, 시스템, 이를테면 이송 챔버(112)의 이송 용적(118)의 하나 이상의 양상의 조건들 및/또는 특성들을 모니터링하는 하나 이상의 센서를 포함한다. 시스템(100)은, 하나 이상의 센서(191a-191d)(4개가 도시됨)를 갖는 하나 이상의 모듈(190)(하나가 도시됨)을 포함한다. 센서들(191a-191d)을 갖는 모듈(190)은 이송 챔버(112)의 이송 용적(118)에 배치된다. 센서들(191a-191d)을 갖는 모듈(190)은 이송 챔버(112)에 부착될 수 있는데, 이를테면, 이송 챔버(112)의 내측 표면에 부착될 수 있다. 센서들(191a-191d) 중 적어도 하나는, 이를테면, 중앙 이송 로봇(116)이 기판들을 이송하는 동안, 이송 용적(118) 내의 오염물들 및 오염물들의 농도들을 검출, 모니터링, 및/또는 측정하도록 구성된다. 일 예에서, 하나 이상의 센서(191a-191d)는 하나 이상의 인-시튜 계측 센서를 포함한다. 센서들(191a-191d) 중 적어도 하나는, 이를테면, 기판이 중앙 이송 로봇(116)에 의해 이송되고 있는 동안, 시스템(100)에서 처리되는 기판들의 조건들 및/또는 특성들을 검출, 모니터링, 및/또는 측정하도록 구성된다. 일 예에서, 하나 이상의 센서(191a-191d)는, 하나 이상의 웨이퍼-상 분광법 센서, 및/또는 하나 이상의 오염물 센서를 포함한다. 일 예에서, 하나 이상의 센서(191a-191d)는, 하나 이상의 산소 센서, 하나 이상의 수증기 센서, 하나 이상의 X-선 형광 분광법(XRF) 센서, 및/또는 하나 이상의 X-선 광전자 분광법(XPS) 센서를 포함한다. 제어기(120)에 의해 실행되는 복수의 명령어들은, 오염물들, 조건들, 및/또는 특성들을 검출, 모니터링, 및/또는 측정할 것을 하나 이상의 센서(191a-191d)에 지시하는 명령어들을 포함한다.
프로세스 챔버들(104, 106, 108, 110, 및/또는 124) 중 일부 또는 그 전부는, 아래에서 도 2의 방법에서 논의되는 바와 같이 MOSFET 디바이스들을 형성하는 데 사용될 수 있다. 도 2는 본 개시내용의 일 구현에 따라 MOSFET 디바이스들을 형성하기 위한 방법(200)이다. 방법(200)은, 도 1의 시스템(100)과 관련하여 아래에서 논의된다. 동작(202)에서, 사전 세정 동작이 사전 세정 프로세스 챔버(108)에서 발생한다. 일 예에서는, 동작(202)에서, 기판으로부터 자연 산화물을 제거하기 위해 제1 사전 세정 프로세스 챔버(108)가 단독으로 사용된다. 동작(202) 동안, 제1 사전 세정 프로세스 챔버(108)는 기판으로부터 자연 산화물을 제거하기 위해 수소, 또는 플라즈마의 NF3/NH3 혼합물을 사용할 수 있다. 부가적으로 또는 대안적으로, 동작(202)에서, 제2 사전 세정 챔버(108)가 이용될 수 있다. 제2 사전 세정 프로세스 챔버(108)는, 기판으로부터 잔류 탄소를 제거하기 위해, 플라즈마, 이를테면, 수소 플라즈마, 아르곤 플라즈마, 또는 수소-아르곤 플라즈마를 사용한다. 위에 논의된 바와 같이, 잔류 탄소는, 하드마스크의 사용을 수반하는 것들과 같은 흐름상 선행되는 동작들의 결과일 수 있다. 일 예에서는, 동작(202)에서, 기판은, 먼저 기판으로부터 자연 산화물을 제거하기 위해 제1 사전 세정 프로세스 챔버(108) 내로 이송되고, 이어서, 잔류 탄소를 제거하기 위해 제2 사전 세정 챔버로 이송된다. 일 예에서는, 동작(202)에서, 기판은, 잔류 탄소를 제거하기 위해 제2 사전 세정 프로세스 챔버(108) 내로 이송되고, 이어서, 자연 산화물을 제거하기 위해 제1 사전 세정 프로세스 챔버(108) 내로 이송된다.
일 예에서는, 동작(202)에서, 제3 사전 세정 프로세스 챔버(108)가 활용된다. 제1 사전 세정 프로세스 챔버(108) 및 제3 사전 세정 프로세스 챔버(108)는 순차적으로 함께 사용된다. 이러한 예에서, 기판은, 기판으로부터 자연 산화물을 제거하기 위해 제1 사전 세정 프로세스 챔버(108)로 이송되고, 이어서, 기판을 세정하기 위해, Cl 플라즈마, 또는 수소-아르곤 플라즈마를 사용하도록 구성되는 제3 사전 세정 프로세스 챔버(108)로 이송될 수 있다. 일 예에서는, 동작(202)에서, 기판은, Cl 플라즈마 또는 수소-아르곤 플라즈마를 사용하여 기판을 세정하기 위해 제3 사전 세정 프로세스 챔버(108)로 이송되고, 이어서, 기판으로부터 자연 산화물을 제거하기 위해 제1 사전 세정 프로세스 챔버(108)로 이송될 수 있다. 동작(202)에서의 사전 세정 동작의 일 예에서, 제1 사전 세정 프로세스 챔버(108), 제2 사전 세정 프로세스 챔버(108), 및 제3 사전 세정 프로세스 챔버(108)는, 자연 산화물 및/또는 잔류 탄소를 제거하고 기판을 세정하기 위해 다양한 순서들 및 조합들로 각각 사용된다.
동작(204)에서, 예컨대, 소스/드레인 에피택셜 증착 챔버, 이를테면, 도 1의 s/d 챔버들(104 및/또는 106)에서 소스 및 드레인의 에피택셜 증착이 발생한다. 방법(200)에서 NMOS 디바이스가 제조되는 예에서는, 동작(204)에서, n-형 소스 및 n-형 드레인을 형성하기 위해 NMOS 챔버(106)가 사용된다. 방법(200)에서 PMOS 디바이스가 제조되는 예에서는, 동작(204)에서, p-형 소스 및 p-형 드레인을 형성하기 위해 PMOS 챔버(104)가 사용된다. 일 예에서, 동작(204)은 동작(202)에 후속하여 발생한다. NMOS 및/또는 PMOS 제조 중 어느 하나 또는 둘 모두에 대한 예들에서, 소스 및 드레인이 이미 증착되어 있는 기판이 동작(202)에서 수용된다. 소스 및 드레인이 이미 증착되어 있는 일 예에서는, 동작(202)에서 기판이 사전 세정되지만, 동작(204)은 실행되지 않으며, 방법은 동작(206)으로 진행된다.
동작(206)에서, 금속 실리사이드 막 또는 금속 게르마늄화물 막이, 예컨대, CVD 프로세스를 사용함으로써, 소스 및 드레인 상에 형성된다. 동작(206)에서 형성된 막은, 본원에 논의되는 하나 이상의 막 형성 프로세스 챔버(110)를 사용하여 형성될 수 있다. 일단 동작(206)에서 막이 형성되면, 방법(200)은 동작(208)으로 진행될 수 있다. 그러나, 일 예에서, 동작(206)에서의 막 형성 전에, 동작(206)에서의 막 형성을 촉진시키기 위해 하나 이상의 전처리가 실행될 수 있다. 일 예에서, s/d 챔버들(104, 106)은, 동작(206)에서의 막 형성을 촉진시키기 위해 하나 이상의 전처리를 실행하도록 구성된다. 일 예에서, 하나 이상의 전처리 동작은, 동작(204) 동안 NMOS 챔버(106) 또는 PMOS 챔버(104)에서의 소스/드레인 형성의 일부로서 실행될 수 있다. 하나 이상의 전처리는, 동작(204)에서의 소스/드레인 형성에 후속하여, 그렇지만 동작(206)에서 기판을 막 형성 프로세스 챔버(110)로 이송하기 전에, 하위 동작으로 실행될 수 있다. 전처리 동작은, 동작(206)의 일부로서, 기판이 막 형성 프로세스 챔버(110)에 이송된 후에 하위 동작으로서 발생할 수 있다. 실행되는 전처리 동작(들)은, 기판 표면의 도펀트 농도를 증가시키고/거나 기판의 표면 거칠기를 증가시키기 위해, 기판, 예컨대 소스 및 드레인을 전처리하는 것을 포함할 수 있다. 일 예에서, 기판은 소스/드레인이 형성되어 있지 않은 채로 수용되고, 방법(200)은 동작(204)에서의 소스/드레인 형성을 포함하지 않는다. 이러한 예에서는, 동작(202)에서 기판이 사전 세정되고, 이어서, 동작(206)에서, MOSFET 디바이스가 제조될 채널 구역에 인접하게 기판 상에 금속 실리사이드 또는 금속 게르마늄화물 막이 형성된다.
동작(208)에서, 동작(206)에서의 금속 실리사이드 또는 게르마늄화물의 형성에 후속하여, 하나 이상의 표면 보호 프로세스 챔버(124)(도 1에 하나가 도시되지만, 부가적인 표면 보호 프로세스 챔버들(124)이 고려됨)에서 기판 표면이 캡핑 또는 부동태화된다. 예컨대, 동작(208)에서, 기판은, 산화를 방지하기 위해 질화를 겪거나, SiN, Ti, TiN, 및/또는 Si를 포함하는 캡이 증착될 수 있다. 일 예에서는, 동작(208)에서, 질화를 위해 제1 표면 보호 프로세스 챔버(124)가 사용된다. 일 예에서는, 동작(208)에서, 제1 또는 제2 표면 보호 프로세스 챔버들(124) 중 어느 하나에서 Si 캡이 기판 상에 형성된다. 동작(208)에서 사용되는 하나 이상의 표면 보호 프로세스 챔버(124)는 MOSFET 제조 프로세스에 의존할 수 있다. 예컨대, 금속 게이트들의 형성 전에 또는 금속 게이트들의 형성 후에 금속 실리사이드 또는 금속 게르마늄화물 막이 형성될 수 있다. 일 예에서는, 동작(208)에서, 금속 게이트들의 형성 전에 동작(206)이 실행될 때 제1 표면 보호 프로세스 챔버(124)에서 SiN 캡이 형성될 수 있다. 일 예에서는, 동작(208)에서, 금속 게이트들의 형성 후에 동작(206)이 실행될 때 제2 표면 보호 프로세스 챔버(124)에서 Ti 또는 TiN 캡 층이 형성될 수 있다.
방법(200)의 일 예에서, 시스템(100)은 동작(202)에서 기판을 사전 세정하는 데 사용되고, 후속하여, 동작(204)에서, 소스 및 드레인이 기판 상에 형성된다. 동작(206)에서, 실리사이드 또는 게르마늄화물 막이 소스 및 드레인 상에 형성된다. 후속하여, 동작(208)에서, 표면 보호 동작이 수행되고, 이는, 질화, 및/또는 질화규소(SiN), 티타늄(Ti), 질화티타늄(TiN), 및/또는 규소(Si)를 이용한 캡핑을 포함한다. 일 예에서, 위에 논의된 바와 같이, 동작(202)에서, 시스템(100)은 소스 및 드레인을 포함하는 기판을 수용하도록 구성된다. 그러한 예에서는, 동작(202)에서, 기판이 사전 세정되고, 동작(206)에서, 실리사이드 또는 게르마늄화물 막이 형성되고, 후속하여, 동작(208)에서, 표면 보호 동작이 실행된다. 동작(202)에서 소스 및 드레인이 이미 형성되어 있는 기판이 수용될 때, 동작(208)은, 표면 보호 프로세스 챔버(124)의 사용을 포함할 수 있다. 동작(210)에서, 기판은 시스템(100) 외부의 다른 시스템, 이를테면, 도 1에 예시된 제2 시스템(122)으로 이송될 수 있다. 제2 시스템(122)은, 막 형성, 패터닝, 및 열 어닐링을 포함하는 동작들을 수행하도록 구성될 수 있다. 기판이 시스템(100) 밖으로 그리고/또는 다른 시스템, 이를테면 제2 시스템(122)을 향해 이송될 때, 동작(208)에서의 캡핑 또는 질화는, 기판이 잠재적으로 오염성인 프로세스 환경들에 노출되는 경우에 금속 실리사이드 또는 금속 게르마늄화물 층이 바람직하지 않은 산화물들 또는 결함들을 형성하는 것을 방지하는 것을 용이하게 한다.
하나 이상의 센서, 이를테면, 위에 설명된 하나 이상의 센서(191a-191d)는, 방법(200)에서의 오염물들, 조건들, 및/또는 특성들을 검출, 모니터링, 및/또는 측정할 수 있다. 일 예에서, 하나 이상의 센서(191a-191d)는, 방법(200)의 동작들(202, 204, 206, 208, 및/또는 210)의 양상들이 수행되는 동안에, 그 전에, 그리고/또는 그 후에 오염물들, 조건들, 및/또는 특성들을 검출, 모니터링, 및/또는 측정한다.
본원에 논의되는 시스템들 및 방법들을 사용하면, 클러스터 툴은 이송 챔버 주위에 배열되는 프로세스 챔버들을 포함한다. 클러스터 툴은, 기판들을 사전 세정하고, 소스 및 드레인을 형성하고, 소스 및 드레인 상에 금속 실리사이드 막 또는 금속 게르마늄화물 막을 형성하고/거나 막 상에 보호 층을 형성하기 위한 동작들을 포함하는 다양한 동작들을 수행하도록 구성될 수 있다. 막을 제조하고 MOSFET 디바이스가 후속 동작들을 위한 상이한 시스템에 이송되기 전에 막을 보호함으로써, 막의 무결성이 보존되어, 접촉부들을 포함하는 후속 피쳐들의 성공적인 형성이 촉진된다.
전술한 내용이 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 실시예들이 본 발명의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있으며, 본 발명의 범위는 하기의 청구항들에 의해 결정된다.

Claims (21)

  1. 명령어들을 포함하는 컴퓨터 판독가능 매체로서,
    상기 명령어들은, 시스템으로 하여금,
    이송 챔버로부터 제1 프로세스 챔버 내로 기판을 이송하게 하고;
    상기 제1 프로세스 챔버에서 상기 기판에 대해 사전 세정 동작을 실행하게 하고;
    상기 기판에 대한 상기 사전 세정 동작에 후속하여, 상기 제1 프로세스 챔버로부터 제2 프로세스 챔버 내로 상기 기판을 이송하게 하고;
    상기 제2 프로세스 챔버에서 상기 기판 상에 소스 및 드레인을 에피택셜하게 형성하게 하고;
    상기 제2 프로세스 챔버에서의 상기 소스 및 상기 드레인의 형성에 후속하여, 상기 제2 프로세스 챔버로부터 제3 프로세스 챔버 내로 상기 기판을 이송하게 하고;
    상기 제3 프로세스 챔버에서 상기 소스 및 상기 드레인 상에 금속 실리사이드 층 또는 금속 게르마늄화물 층을 형성하게 하고;
    상기 소스 및 상기 드레인 상의 상기 금속 실리사이드 층 또는 상기 금속 게르마늄화물 층의 형성에 후속하여, 상기 제3 프로세스 챔버로부터 제4 프로세스 챔버 내로 상기 기판을 이송하게 하고;
    상기 제4 프로세스 챔버에서 상기 기판의 표면 상에 표면 보호 동작을 수행하게 하도록 구성되며, 상기 표면 보호 동작은, 질화 동작, SiN, Ti, TiN, 또는 Si 중 하나 이상을 갖는 층의 증착, 또는 이들의 조합 중 적어도 하나를 사용하여 상기 기판의 표면을 캡핑 또는 부동태화하고,
    상기 명령어들은 상기 기판의 하나 이상의 특성을 측정할 것을 하나 이상의 제1 센서에 지시하도록 추가로 구성되고, 상기 하나 이상의 제1 센서는 하나 이상의 XRF 센서 또는 하나 이상의 XPS 센서를 포함하는, 컴퓨터 판독가능 매체.
  2. 제1항에 있어서,
    상기 명령어들은, 상기 제3 프로세스 챔버 내로의 상기 기판의 이송 전에 상기 제2 프로세스 챔버에서 사전 실리사이드 처리를 실행하도록 추가로 구성되는, 컴퓨터 판독가능 매체.
  3. 제1항에 있어서,
    상기 사전 세정 동작을 실행하는 것은, 상기 기판으로부터 자연 산화물 또는 잔류 탄소 중 하나 이상을 제거하는 것을 포함하는, 컴퓨터 판독가능 매체.
  4. 제1항에 있어서,
    상기 기판 상에 상기 소스 및 상기 드레인을 에피택셜하게 형성하는 것은, n-형 소스 및 n-형 드레인을 형성하는 것, 또는 p-형 소스 및 p-형 드레인을 형성하는 것 중 하나 이상을 포함하는, 컴퓨터 판독가능 매체.
  5. 제1항에 있어서,
    상기 표면 보호 동작을 수행하는 것은, 상기 소스 및 상기 드레인 상에 상기 층을 증착하는 것, 또는 상기 소스 및 상기 드레인 상에서 질화 동작을 수행하는 것 중 하나 이상을 포함하는, 컴퓨터 판독가능 매체.
  6. 제1항에 있어서,
    상기 명령어들은, 상기 이송 챔버 내의 하나 이상의 오염물을 측정할 것을 하나 이상의 제2 센서에 지시하도록 추가로 구성되는, 컴퓨터 판독가능 매체.
  7. 기판들을 처리하는 방법으로서,
    이송 챔버의 이송 용적 내에 배치된 중앙 이송 로봇을 사용하여, 적어도 하나의 사전 세정 동작을 수행하도록 구성되는 복수의 프로세스 챔버들 중 제1 프로세스 챔버 내로 기판을 이송하는 단계;
    상기 제1 프로세스 챔버에서 상기 적어도 하나의 사전 세정 동작을 수행하는 단계;
    상기 적어도 하나의 사전 세정 동작에 후속하여, 상기 제1 프로세스 챔버로부터 상기 이송 챔버의 이송 용적을 통해 상기 복수의 프로세스 챔버들 중 제2 프로세스 챔버 내로 상기 기판을 이송하는 단계 ― 상기 제2 프로세스 챔버는 상기 기판 상에 소스 및 드레인을 형성하도록 구성됨 ―;
    상기 복수의 프로세스 챔버들 중 상기 제2 프로세스 챔버에서 상기 기판 상에 상기 소스 및 상기 드레인을 형성하는 단계;
    상기 소스 및 상기 드레인의 형성에 후속하여, 상기 제2 프로세스 챔버로부터 상기 이송 챔버의 이송 용적을 통해 상기 복수의 프로세스 챔버들 중 제3 프로세스 챔버 내로 상기 기판을 이송하는 단계 ― 상기 제3 프로세스 챔버는 상기 소스 및 상기 드레인 상에 막을 형성하도록 구성됨 ―;
    상기 제3 프로세스 챔버에서 상기 소스 및 상기 드레인 상에 상기 막을 형성하는 단계;
    상기 소스 및 상기 드레인의 형성에 후속하여, 상기 제3 프로세스 챔버로부터 상기 이송 챔버의 이송 용적을 통해 상기 복수의 프로세스 챔버들 중 제4 프로세스 챔버 내로 상기 기판을 이송하는 단계 ― 상기 제4 프로세스 챔버는 상기 소스 및 상기 드레인 상에 보호 막을 형성하도록 구성됨 ―; 및
    상기 제4 프로세스 챔버에서 상기 소스 및 상기 드레인 상에 상기 보호 막을 형성하는 단계를 포함하고,
    상기 방법은 하나 이상의 제1 센서를 사용하여, 상기 기판의 하나 이상의 특성을 측정하는 단계를 더 포함하고, 상기 하나 이상의 제1 센서는 하나 이상의 XRF 센서 또는 하나 이상의 XPS 센서를 포함하는, 기판들을 처리하는 방법.
  8. 제7항에 있어서,
    상기 막은 금속 실리사이드 또는 금속 게르마늄화물을 포함하는, 기판들을 처리하는 방법.
  9. 제7항에 있어서,
    상기 이송 챔버의 이송 용적 내에 배치된 하나 이상의 제2 센서를 사용하여, 상기 이송 용적 내의 하나 이상의 오염물을 측정하는 단계를 더 포함하는, 기판들을 처리하는 방법.
  10. 제7항에 있어서,
    상기 적어도 하나의 사전 세정 동작을 수행하는 단계는, 상기 기판으로부터 자연 산화물 또는 잔류 탄소 중 하나 이상을 제거하는 단계를 포함하는, 기판들을 처리하는 방법.
  11. 제7항에 있어서,
    상기 기판 상에 상기 소스 및 상기 드레인을 형성하는 단계는, n-형 소스 및 n-형 드레인을 형성하는 단계, 또는 p-형 소스 및 p-형 드레인을 형성하는 단계 중 하나 이상을 포함하는, 기판들을 처리하는 방법.
  12. 제7항에 있어서,
    상기 소스 및 상기 드레인 상에 상기 보호 막을 형성하는 단계는, 상기 소스 및 상기 드레인 상에 캡핑 층을 형성하는 단계, 또는 상기 소스 및 상기 드레인을 질화하는 단계 중 하나 이상을 포함하는, 기판들을 처리하는 방법.
  13. 기판들을 처리하기 위한 시스템으로서,
    복수의 프로세스 챔버들 ― 상기 복수의 프로세스 챔버들 중 제1 프로세스 챔버는 사전 세정 동작들을 위해 구성되고, 상기 복수의 프로세스 챔버들 중 제2 프로세스 챔버는 에피택셜 증착 동작들을 위해 구성되고, 상기 복수의 프로세스 챔버들 중 제3 프로세스 챔버는, 캡핑 층 형성 동작 또는 질화 동작 중 적어도 하나를 수행하도록 구성됨 ―;
    상기 복수의 프로세스 챔버들의 각각의 프로세스 챔버에 결합되는 이송 챔버;
    상기 이송 챔버와 상기 복수의 프로세스 챔버들 중 하나 이상의 챔버 간에 그리고 상기 이송 챔버와 상기 복수의 프로세스 챔버들 중 하나 이상의 챔버 사이에서 기판을 이송하도록 구성되는 중앙 이송 로봇;
    상기 기판의 하나 이상의 특성을 측정하도록 구성되는 하나 이상의 제1 센서 ― 상기 하나 이상의 제1 센서는 하나 이상의 XRF 센서 또는 하나 이상의 XPS 센서를 적어도 하나를 포함함 ―; 및
    상기 복수의 프로세스 챔버들 중 상기 기판이 이송되는 프로세스 챔버들, 상기 기판이 이송될 시 상기 복수의 프로세스 챔버들 중 상기 프로세스 챔버들에서 실행되는 동작들, 및 상기 기판이 상기 프로세스 챔버들에 이송되는 순서를 포함하는 복수의 명령어들을 실행하도록 구성되는 제어기를 포함하는, 기판들을 처리하기 위한 시스템.
  14. 제13항에 있어서,
    상기 복수의 명령어들은, 실행될 때,
    상기 이송 챔버로부터 상기 제1 프로세스 챔버 내로 상기 기판을 이송하는 것;
    상기 제1 프로세스 챔버에서 상기 기판에 대해 사전 세정 동작을 수행하는 것;
    상기 사전 세정 동작에 후속하여, 상기 제1 프로세스 챔버로부터 상기 제2 프로세스 챔버 내로 상기 기판을 이송하는 것; 및
    상기 제2 프로세스 챔버에서, 상기 기판 상에, 도핑된 에피택시 층을 형성하는 것을 야기하는, 기판들을 처리하기 위한 시스템.
  15. 제13항에 있어서,
    상기 복수의 명령어들은, 실행될 때, 상기 중앙 이송 로봇을 사용하여 상기 기판을 이송하는, 기판들을 처리하기 위한 시스템.
  16. 제13항에 있어서,
    상기 복수의 프로세스 챔버들은, 소스 및 드레인 상에 막을 형성하도록 구성되는 제4 프로세스 챔버를 포함하는, 기판들을 처리하기 위한 시스템.
  17. 제13항에 있어서,
    상기 이송 챔버 내의 하나 이상의 오염물의 적어도 하나를 측정하도록 구성되는 하나 이상의 제2 센서를 더 포함하는, 기판들을 처리하기 위한 시스템.
  18. 제17항에 있어서,
    상기 이송 챔버 내의 하나 이상의 오염물을 측정하도록 구성되는 상기 하나 이상의 제2 센서는, 하나 이상의 산소 센서 또는 하나 이상의 수증기 센서 중 적어도 하나를 포함하는, 기판들을 처리하기 위한 시스템.
  19. 제17항에 있어서,
    상기 제어기가 실행하도록 구성되는 상기 복수의 명령어들은,
    상기 이송 챔버 내의 하나 이상의 오염물의 농도를 측정할 것을 상기 하나 이상의 제2 센서에 지시하고,
    상기 기판의 하나 이상의 특성을 측정할 것을 상기 하나 이상의 제1 센서에 지시하는 명령어들을 포함하는, 기판들을 처리하기 위한 시스템.
  20. 삭제
  21. 삭제
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