KR100687872B1 - 반도체소자 제조를 위한 이온주입방법 및 이를 이용한경사형 접합 형성방법 - Google Patents

반도체소자 제조를 위한 이온주입방법 및 이를 이용한경사형 접합 형성방법 Download PDF

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Abstract

본 발명의 반도체소자 제조를 위한 이온주입방법은, 수직 이온주입과 틸트 이온주입이 복합된 복합 이온주입방법이다. 이와 같은 이온주입방법에 따르면, 먼저 주입하고자 하는 불순물이온의 전체 도우즈 중 일부인 제1 도우즈의 불순물이온을 수직 이온주입으로 주입시킨다. 다음에 전체 도우즈 중에서 제1 도우즈를 제외한 나머지 도우즈의 불순물이온을 틸트 이온주입시킨다. 다시 틸트 이온주입은 복수개의 틸트 이온주입들로 세분화시킬 수도 있다.
수직 이온주입, 틸트 이온주입, 채널링 효과, 면저항

Description

반도체소자 제조를 위한 이온주입방법 및 이를 이용한 경사형 접합 형성방법{Method for implanting ions to wafer for manufacturing of semiconductor device and method of fabricating graded junction using the same}
도 1은 종래의 이온주입방법의 일 예인 수직 이온주입방법을 설명하기 위하여 나타내 보인 도면이다.
도 2는 종래의 이온주입방법의 다른 예인 틸트 이온주입방법을 설명하기 위하여 나타내 보인 도면이다.
도 3은 수직 이온주입과 틸트 이온주입에 의해 주입된 각각의 불순물이온에 대한 접합깊이에 따른 농도변화를 나타내 보인 그래프이다.
도 4는 수직 이온주입과 틸트 이온주입에 의해 각각 형성된 불순물영역에서의 온도에 따른 면저항 및 면저항 편차의 변화를 나타내 보인 그래프이다.
도 5는 본 발명에 따른 반도체소자 제조를 위한 이온주입방법을 설명하기 위하여 나타내 보인 플로차트이다.
도 6 내지 도 8은 본 발명에 따른 이온주입방법의 구체적인 일 예를 설명하기 위하여 나타내 보인 도면들이다.
도 9는 본 발명에 따른 반도체소자 제조를 위한 이온주입방법에 의해 주입되는 불순물이온의 접합깊이에 따른 농도변화를 나타내 보인 그래프이다.
도 10은 본 발명에 따른 반도체소자 제조를 위한 이온주입방법에 있어서의 수직이온주입과 틸트이온주입의 조합에 따른 면저항을 나타내 보인 그래프이다.
도 11은 본 발명에 따른 반도체소자의 이온주입방법을 이용한 경사형 접합 형성방법을 설명하기 위하여 나타내 보인 단면도이다.
도 12는 도 11의 경사형 접합에서의 수직이온주입과 틸트이온주입의 조합에 따른 피크 깊이를 나타내 보인 그래프이다.
도 13은 도 11의 경사형 접합에서의 수직이온주입과 틸트이온주입의 조합에 따른 피크 농도를 나타내 보인 그래프이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자 제조를 위한 이온주입방법 및 이를 이용한 경사형 접합 형성방법에 관한 것이다.
일반적으로 반도체소자, 특히 디램(DRAM; Dynamic Random Access Memory)과 같은 반도체메모리소자를 제조하기 위해서는 많은 수의 단위공정들이 이루어져야 한다. 이 단위공정들은 적층공정, 식각공정, 이온주입공정 등을 포함하며, 통상적으로 웨이퍼 단위로 이루어진다. 이와 같은 단위공정들 중에서 이온주입공정은, 강한 전기장에 의해 보론, 아스닉 등과 같은 도펀트 이온들을 가속시켜 웨이퍼 표면을 통과시키는 공정기술로서, 이와 같은 이온주입을 통해 물질의 전기적인 특성을 변화시킬 수 있다.
도 1은 종래의 이온주입방법의 일 예인 수직 이온주입방법을 설명하기 위하여 나타내 보인 도면이다.
도 1을 참조하면, 웨이퍼(100)는 웨이퍼지지대(110)에 의해 지지된다. 웨이퍼지지대(110)는 회전축(120)에 의해 좌우로 경사지도록 배치될 수 있다. 회전축(120)은 샤프트(shaft)(130)에 의해 지지된다. 이와 같은 웨이퍼 지지설비에 의해 웨이퍼(100)는 불순물이온이 주입되는 전면(101)이 노출되도록 배치되고, 이 웨이퍼(100)의 전면(101)으로, 도면에서 화살표로 나타낸 바와 같이, 불순물이온(200)이 주입된다. 이때 도면에서 점선으로 나타낸 바와 같이, 불순물이온(200)이 주입되는 주입경로와 웨이퍼(100)의 전면(101)에 대한 수직선이 이루는 각도는 0도이다.
이와 같이 웨이퍼(100)의 전면(101)에 대해 불순물이온(200)이 수직으로 입사하는 수직 이온주입방법을 사용하여 불순물영역을 형성하는 경우, 낮은 면저항(sheet resistance)을 갖는 불순물영역을 형성할 수 있다는 이점을 제공한다. 그러나 최근 소자의 집적도가 비약적으로 증가하면서, 채널링 효과(channeling effect)에 의해 부정적인 효과가 발생한다는 문제가 있다. 채널링 효과는 이온주입 후에 원하는 깊이 이상으로 불순물이온이 주입되는 등 불순물이온의 프로파일이 정상이 아닌 이상 가우시안(gaussian) 프로파일을 나타내는 현상이다. 이와 같은 채널링 효과는 소자의 집적도 증가로 인해 원하는 깊이 조절(depth control)이 점점 어려워짐에 따라 점점 더 심하게 발생되고 있다. 따라서 최근에는 이와 같은 채널링 효과를 억제할 수 있는 틸트(tilt) 이온주입방법도 많이 이용되고 있다.
도 2는 이와 같은 틸트 이온주입방법을 설명하기 위하여 나타내 보인 도면이다. 도 2에서 도 1과 동일한 참조부호는 동일한 요소를 나타내므로 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 회전축(120)을 이용하여 웨이퍼지지대(110)를 일정 각도만큼 비스듬하게 이동시킨다. 그러면 웨이퍼(100)도 또한 일정 각도만큼 비스듬하게 위치하며, 그 결과 웨이퍼(100)의 표면으로부터의 수직선과 불순물이온(200)의 주입경로 사이에 일정 각도(α)가 만들어진다. 즉 웨이퍼(100)에 대해 불순물이온이 수직하게 주입되는 수직 이온주입에 대해, 틸트 이온주입은 웨이퍼(100)에 대해 불순물이온이 일정 각도(α)로 비스듬하게 주입된다. 이와 같은 틸트 이온주입을 이용하여 불순물영역을 형성하는 경우, 수직 이온주입방법을 사용하였을 때 문제되었던 채널링 효과가 억제된다는 것은 이미 잘 알려져 있다.
도 3은 수직 이온주입과 틸트 이온주입에 의해 주입된 각각의 불순물이온에 대한 접합깊이에 따른 농도변화를 나타내 보인 그래프이다. 그리고 도 4는 수직 이온주입과 틸트 이온주입에 의해 각각 형성된 불순물영역에서의 온도에 따른 면저항 및 면저항 편차의 변화를 나타내 보인 그래프이다.
먼저 도 3을 참조하면, SIMS(Secondary Ion Mass Spectroscopy)에 의해 접합깊이에 따른 농도를 조사한 결과, 수직 이온주입의 경우 도면에서 참조부호 "310"으로 나타낸 바와 같은 농도 프로파일을 나타내었고, 틸트 이온주입의 경우 도면에서 참조부호 "320"으로 나타낸 바와 같은 농도 프로파일을 나타내었다. 여기서 틸트 이온주입의 경우, 경사각을 7°로 설정한 경우이다. 이와 같은 농도 프로파일을 비교해 보면, 틸트 이온주입(320)의 경우에 비하여 수직 이온주입(310)의 경우, 불순물이온이 보다 더 깊은 접합깊이에도 주입되며, 이에 따라 채널링 효과가 더 심하다는 것을 알 수 있다.
다음에 도 4를 참조하면, 도면에서 참조부호 "411"로 나타낸 바와 같이, 수직 이온주입의 경우 온도에 따른 면저항은 상대적으로 낮게 나타나는 반면에, 도면에서 참조부호 "412"로 나타낸 바와 같이, 7°틸트 이온주입의 경우 온도에 따른 면저항이 상대적으로 높게 나타난다. 그리고 참조부호 "420"으로 나타낸 바와 같이, 수직 이온주입과 7°틸트 이온주입 사이의 면저항 편차는 온도가 높아짐에 따라 다소 감소하는 것으로 나타난다.
상기 도 3 및 도 4의 그래프에서 볼 수 있듯이, 수직 이온주입의 경우 낮은 면저항을 나타내는 반면에 채널링 효과가 문제시되고 있고, 틸트 이온주입의 경우 채널링 효과는 억제되는 반면에 높은 면저항을 나타낸다는 문제를 나타낸다. 즉 수직 이온주입과 틸트 이온주입에 있어서 채널링 효과와 면저항 사이에는 트레이드-오프(trade-off) 관계가 나타난다. 더욱이 소자의 밀집도가 극도로 증가함에 따라 포토레지스트막패턴의 그림자 효과(shadow effect)에 의해 틸트 이온주입을 수행하는데 있어서도 많은 제약이 발생하고 있다.
본 발명이 이루고자 하는 기술적 과제는, 소망하는 면저항을 확보하면서 채널링 효과가 최대한 억제되도록 하는 반도체소자 제조를 위한 이온주입방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 이온주입방법을 이용하여 경사형 접합을 형성하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 이온주입방법은, 주입하고자 하는 불순물이온의 전체 도우즈 중 일부인 제1 도우즈의 불순물이온을 수직 이온주입으로 주입시키는 수직 이온주입단계; 및 상기 전체 도우즈 중에서 상기 제1 도우즈를 제외한 나머지 도우즈의 불순물이온을 틸트 이온주입을 수행하여 주입시키는 틸트 이온주입단계를 포함하는 것을 특징으로 한다.
상기 틸트 이온주입단계는, 상기 나머지 도우즈를 복수개로 분할하고, 분할된 각각의 도우즈의 불순물이온을 서로 다른 각도를 갖는 복수회의 틸트 이온주입으로 수행하는 단계를 포함할 수 있다.
상기 틸트 이온주입단계는, 웨이퍼 표면에 대한 수직선과 불순물이온의 주입경로 사이의 각도가 4° 내지 45°의 각도가 되도록 하여 수행할 수 있다.
상기 수직 이온주입단계와 틸트 이온주입단계는 실질적으로 동일한 이온주입에너지 조건에서 수행하는 것이 바람직하다.
상기 수직 이온주입단계와 틸트 이온주입단계는, 동일한 이온주입장비 내에서 연속적으로 수행할 수 있다.
상기 수직 이온주입단계와 틸트 이온주입단계는, 동일한 이온주입장비 내에서 분리된 단계로 수행할 수도 있다.
상기 수직 이온주입단계 및 틸트 이온주입단계에서 주입되는 불순물이온은, B, P, As, BF2, BF, In, Sb 및 Ge 중 적어도 어느 하나를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 이온주입방법을 이용한 경사형 접합 형성방법은, 반도체기판에 불순물이온을 수직 이온주입하여 제1 불순물영역을 형성하는 단계; 및 상기 반도체기판에 불순물이온을 틸트 이온주입하여 상기 제1 불순물영역의 일부와 중첩되되, 상기 제1 불순물영역보다 넓은 폭과 낮은 깊이를 갖는 제2 불순물영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 수직 이온주입되는 불순물영역의 도우즈와 상기 틸트 이온주입되는 불순물영역의 도우즈는 실질적으로 동일한 것이 바람직하다.
상기 수직 이온주입하는 단계와 틸트 이온주입하는 단계에서의 이온주입에너지는 실질적으로 동일한 것이 바람직하다.
본 발명에 있어서, 상기 반도체기판에 불순물이온을 틸트 이온주입하여 상기 제1 불순물영역 및 제2 불순물영역의 일부와 중첩되되, 상기 제2 불순물영역보다 넓은 폭과 낮은 깊이를 갖는 제3 불순물영역을 형성하는 단계를 더 포함할 수 있다.
이 경우 상기 제3 불순물영역 형성을 위한 틸트 이온주입의 경사각도는, 상기 제2 불순물영역 형성을 위한 틸트 이온주입의 경사각도보다 큰 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 5는 본 발명에 따른 반도체소자 제조를 위한 이온주입방법을 설명하기 위하여 나타내 보인 플로차트이다.
도 5를 참조하면, 먼저 주입하고자 하는 불순물이온의 전체 도우즈를 적어도 둘 이상으로 나눈다(단계 510). 이때 전체 도우즈를 제1 도우즈 및 제2 도우즈의 2개로 나눌 수도 있고, 제1 도우즈, 제2 도우즈 및 제3 도우즈의 3개로 나눌 수도 있으며, 경우에 따라서는 4개 이상으로 나눌 수도 있다. 상기 제1 도우즈, 제2 도우즈 및 제3 도우즈는 모두 같은 값일 수도 있으며, 또는 모두 다른 값일 수도 있다. 또한 일부는 같은 값이고, 나머지는 다른 값일 수도 있다.
다음에 수직 이온주입(또는 0°틸트 이온주입)을 수행하여 나누어진 도우즈들 중 하나의 도우즈의 불순물이온을 웨이퍼에 주입한다(단계 520). 다음에 틸트 이온주입을 수행하여 나머지 도우즈의 불순물이온을 웨이퍼에 주입한다(단계 530). 전체 도우즈를 제1 도우즈 및 제2 도우즈의 2개로 나눈 경우, 제1 도우즈의 불순물이온은 수직 이온주입으로 주입하고 제2 도우즈의 불순물이온은 틸트 이온주입으로 주입한다. 전체 도우즈를 제1 도우즈, 제2 도우즈 및 제3 도우즈의 3개로 나눈 경우에도, 제1 도우즈의 불순물이온은 수직 이온주입으로 주입하고 제2 도우즈의 불순물이온은 틸트 이온주입으로 주입한다. 어느 경우이던지, 틸트 이온주입의 경우, 웨이퍼 표면에 대한 수직선과 불순물이온의 주입경로 사이의 각도가 4° 내지 45°의 각도가 되도록 하여 채널링 효과가 최대한 억제되도록 하는 것이 적절하다.
다음에 나누어진 도우즈가 모두 주입되었는지를 판단한다(단계 540). 그리고 이 판단 결과, 아직 주입되지 않고 남은 도우즈가 있는 경우, 다시 단계 530으로 귀환하여 틸트 이온주입을 수행한다. 이때의 틸트 이온주입은 앞서 수행된 틸트 이온주입시의 각도와 다른 각도를 갖는 상태에서 수행되도록 한다. 전체 도우즈를 제1 도우즈 및 제2 도우즈의 2개로 나눈 경우에는, 제1 도우즈 및 제2 도우즈 모두 주입되었으므로, 전체 이온주입이 모두 끝난다. 그러나 전체 도우즈를 제1 도우즈, 제2 도우즈 및 제3 도우즈의 3개로 나눈 경우에는, 남은 제3 도우즈의 불순물이온을 틸트 이온주입하여 주입한다. 앞서 수행된 제2 도우즈의 불순물이온을 제1 각도의 틸트 이온주입으로 주입한 경우, 제3 도우즈의 불순물이온은 제1 각도와는 다른 제2 각도의 틸트 이온주입으로 주입한다.
도 6 내지 도 8은 본 발명에 따른 이온주입방법의 구체적인 일 예를 설명하기 위하여 나타내 보인 도면들이다. 도 6 내지 도 8에서 도 1과 동일한 참조부호는 동일한 요소를 나타내며, 따라서 중복되는 설명은 생략하기로 한다.
본 예에서는 주입하고자 하는 불순물이온의 전체 도우즈가 3.0×1013ions/㎤이고, 이를 1.0×1013ions/㎤의 제1 내지 제3 도우즈로 나누는 경우로 예를 들기로 한다. 비록 본 실시예에서는 제1 내지 제3 도우즈의 3개의 도우즈로 나누었지만, 앞서 언급한 바와 같이, 경우에 따라서 2개의 도우즈로 나눌 수 있고, 또는 4개 이상의 도우즈로 나눌 수도 있다. 또한 제1 내지 제3 도우즈를 균일하게 나누었지만, 각 도우즈 중 적어도 어느 하나는 다른 값을 가질 수도 있다.
먼저 도 6에 나타낸 바와 같이, 제1 도우즈인 1.0×1013ions/㎤의 불순물이온(210)을 수직 이온주입으로 웨이퍼(100)에 주입시킨다. 즉 웨이퍼지지대(110) 위에 웨이퍼(100)를 배치시키되, 웨이퍼(100)의 전면(101)에 대한 수직선이 불순물이온(210)의 주입경로와 0°의 각도를 이루도록 한다. 이 상태에서 1.0×1013ions/㎤의 도우즈를 갖는 불순물이온(210)을 웨이퍼(100)에 주입시킨다.
다음에 도 7에 나타낸 바와 같이, 제2 도우즈인 1.0×1013ions/㎤의 불순물이온(210)을 3°틸트 이온주입으로 웨이퍼(100)에 주입시킨다. 즉 웨이퍼지지대(110) 위에 웨이퍼(100)를 배치시키되, 웨이퍼(100)의 전면(101)에 대한 수직선이 불순물이온(210)의 주입경로와 3°의 각도를 이루도록 한다. 이 상태에서 1.0×1013ions/㎤의 도우즈를 갖는 불순물이온(210)을 웨이퍼(100)에 주입시킨다.
다음에 도 8에 나타낸 바와 같이, 제3 도우즈인 1.0×1013ions/㎤의 불순물이온(210)을 7°틸트 이온주입으로 웨이퍼에 주입시킨다. 즉 웨이퍼지지대(110) 위에 웨이퍼(100)를 배치시키되, 웨이퍼(100)의 전면(101)에 대한 수직선이 불순물이온(210)의 주입경로와 7°의 각도를 이루도록 한다. 이 상태에서 1.0×1013ions/㎤의 도우즈를 갖는 불순물이온(210)을 웨이퍼(100)에 주입시킨다.
즉 전체 도우즈가 3.0×1013ions/㎤의 불순물이온을 주입하는데 있어서, 1차로 제1 도우즈인 1.0×1013ions/㎤의 불순물이온을 수직 이온주입하고, 다음에 2차 로 제2 도우즈인 1.0×1013ions/㎤의 불순물이온을 3°틸트 이온주입하고, 다음에 3차로 제3 도우즈인 1.0×1013ions/㎤의 불순물이온을 7°틸트 이온주입한다. 이와 같은 수직 이온주입, 3°틸트 이온주입 및 7°틸트 이온주입은 하나의 이온주입설비 내에서 수행되도록 한다. 이 경우 레시피(recipe)만을 변경하여 연속적으로 수행되도록 할 수 있으며, 또는 각각 독립적인 분리된 단계로서 수행되도록 할 수 있다. 또한 이온주입설비 내에서의 주입에너지 변경을 위한 설정시간이 많이 소요되는 것을 고려하여, 상기 수직 이온주입, 3°틸트 이온주입 및 7°틸트 이온주입은 동일한 주입에너지조건에서 수행되도록 한다. 상기 수직 이온주입, 3°틸트 이온주입 및 7°틸트 이온주입에 의해 주입되는 불순물이온은, B, P, As, BF2, BF, In, Sb 및 Ge 중 적어도 어느 하나를 포함할 수 있다. 또한 이와 같은 이온주입은 소자의 문턱전압 조절을 위한 이온주입, 소스/드레인 형성을 위한 이온주입, 웰 형성을 위한 이온주입 등에 적용할 수 있다.
도 9는 본 발명에 따른 반도체소자 제조를 위한 이온주입방법에 의해 주입되는 불순물이온의 접합깊이에 따른 농도변화를 나타내 보인 그래프이다. 그리고 도 10은 본 발명에 따른 반도체소자 제조를 위한 이온주입방법에 있어서의 수직이온주입과 틸트이온주입의 조합에 따른 면저항을 나타내 보인 그래프이다.
먼저 도 9를 참조하면, 0°틸트인 수직 이온주입을 100% 수행하는 경우(참조부호 "610"으로 나타낸 선 참조)에는, 접합깊이가 깊은 곳, 예컨대 3000Å 근처에서도 높은 불순물농도를 나타내며, 따라서 채널링 효과에 따른 문제가 발생할 수 있다. 이에 반하여 7°틸트 이온주입을 100% 수행하는 경우(참조부호 "620"으로 나타낸 선 참조)에는, 접합깊이가 깊은 곳, 예컨대 3000Å 근처에서 상대적으로 낮은 불순물농도를 나타내며, 따라서 채널링 효과에 따른 문제 발생이 억제된다.
한편 참조부호 "630" 내지 "660"은 수직 이온주입과 7°틸트 이온주입이 혼합된 이온주입을 수행하는 경우로서, 참조부호 "630"으로 나타낸 선은 수직이온주입 20%와 7°틸트 이온주입 80%가 혼합된 경우이고, 참조부호 "640"으로 나타낸 선은 수직이온주입 40%와 7°틸트 이온주입 60%가 혼합된 경우이고, 참조부호 "650"으로 나타낸 선은 수직이온주입 60%와 7°틸트 이온주입 40%가 혼합된 경우이며, 그리고 참조부호 "660"으로 나타낸 선은 수직이온주입 80%와 7°틸트 이온주입 20%가 혼합된 경우를 나타낸다. 이 중에서 수직이온주입 20%와 7°틸트 이온주입 80%가 혼합된 경우(630 참조), 수직 이온주입 100%인 경우(610 참조)와 비슷한 Rp(Projected Range)를 나타내면서, 1500Å 이상의 깊이에서는 7°틸트 이온주입 100%의 경우(620 참조)와 유사한 불순물농도를 갖는다. 따라서 수직이온주입 20%와 7°틸트 이온주입 80%가 혼합된 경우(630 참조), 채널링 효과가 충분히 억제된다는 것을 알 수 있다.
다음에 도 10을 참조하면, 0°틸트인 수직 이온주입을 100% 수행하는 경우(참조부호 "710"으로 나타낸 막대 참조)에는, 대략 493.1Ω/sq.의 낮은 면저항을 나타내는데 반하여, 7°틸트 이온주입을 100% 수행하는 경우(참조부호 "720"으로 나타낸 막대 참조)에는, 대략 623.8Ω/sq.의 높은 면저항을 나타낸다. 한편 참조부호 "730" 내지 "760"은 수직 이온주입과 7°틸트 이온주입이 혼합된 이온주입을 수행 하는 경우로서, 참조부호 "730"으로 나타낸 막대는 수직이온주입 20%와 7°틸트 이온주입 80%가 혼합된 경우이고, 참조부호 "740"으로 나타낸 막대는 수직이온주입 40%와 7°틸트 이온주입 60%가 혼합된 경우이고, 참조부호 "750"으로 나타낸 막대는 수직이온주입 60%와 7°틸트 이온주입 40%가 혼합된 경우이며, 그리고 참조부호 "760"으로 나타낸 막대는 수직이온주입 80%와 7°틸트 이온주입 20%가 혼합된 경우를 나타낸다. 이와 같이 수직 이온주입과 7°틸트 이온주입이 혼합된 경우에는, 수직 이온주입 100%인 경우(710 참조)와 비슷한 면저항값을 나타낸다. 특히 일단 수직 이온주입이 혼합되는 경우(730 내지 760 참조), 면저항은 7°틸트 이온주입이 100%인 경우(720 참조)에 비하여 크게 낮아지지만, 수직 이온주입의 비율은 면저항값에 큰 영향을 끼치지 않는다. 즉 수직 이온주입의 비율이 20%인 경우나 80%인 경우에도 유사한 면저항값을 나타낸다.
도 11은 본 발명에 따른 반도체소자의 이온주입방법을 이용한 경사형 접합 형성방법을 설명하기 위하여 나타내 보인 단면도이다.
도 11을 참조하면, 반도체기판(800) 위에 게이트절연막패턴(810)을 개재하여 게이트도전막패턴(820) 및 게이트캡핑막패턴(830)을 순차적으로 형성한다. 다음에 소정의 이온주입마스크막패턴(미도시)을 사용하여 경사형 접합(840)을 형성하기 위한 이온주입공정을 수행한다. 먼저 0°틸트 이온주입, 즉 수직 이온주입을 수행한다. 이때 주입되는 불순물이온의 농도는 제1 도우즈이다. 그러면 가장 좁은 폭과 가장 깊은 깊이를 갖는 제1 불순물접합(841)이 형성된다. 다음에 수직 이온주입과 실질적으로 동일한 이온주입에너지 조건 및 도우즈 조건으로 3°틸트 이온주입을 수행한다. 그러면 제1 불순물접합(841)보다 넓은 폭과 낮은 깊이를 갖는 제2 불순물접합(842)이 형성된다. 다음에 수직 이온주입 및 3°틸트 이온주입과 실질적으로 동일한 이온주입에너지 조건 및 도우즈 조건으로 7°틸트 이온주입을 수행한다. 그러면 제2 불순물접합(842)보다 넓은 폭과 낮은 깊이를 갖는 제3 불순물접합(842)이 형성된다.
이와 같이 수직 이온주입과 적어도 한회 이상의 틸트 이온주입을 수행함으로써, 틸트 이온주입시의 적절한 각도 조절을 통하여, 이온주입에너지 조건을 변경시키지 않고도 경사형 접합(840)을 형성할 수 있다. 이와 같은 경사형 접합은, 본 실시예에서와 같이 소스/드레인영역일 수도 있고, 또는 웰영역이나 다른 어떤 불순물영역일 수도 있다.
도 12는 도 11의 경사형 접합에서의 수직이온주입과 틸트이온주입의 조합에 따른 피크 깊이를 나타내 보인 그래프이다. 그리고 도 13은 도 11의 경사형 접합에서의 수직이온주입과 틸트이온주입의 조합에 따른 피크 농도를 나타내 보인 그래프이다.
도 12 및 도 13에서, 참조부호 "911" 및 "921"로 나타낸 막대는 0°틸트 이온주입, 즉 수직이온주입이 100%인 경우이다. 참조부호 "912" 및 "922"로 나타낸 막대는 수직이온주입이 80%이고 7°틸트 이온주입이 20%인 경우이다. 참조부호 "913" 및 "923"으로 나타낸 막대는 수직이온주입이 60%이고 7°틸트 이온주입이 40%인 경우이다. 참조부호 "914" 및 "924"로 나타낸 막대는 수직이온주입이 40%이고 7°틸트 이온주입이 60%인 경우이다. 참조부호 "915" 및 "925"로 나타낸 막대는 수직이온주입이 20%이고 7°틸트 이온주입이 80%인 경우이다. 그리고 참조부호 "916" 및 "926"으로 나타낸 막대는 7°틸트 이온주입이 100%인 경우이다.
도 12 및 도 13에 나타낸 바와 같이, 수직 이온주입 100%인 경우(911 및 921 참조)에서 7°틸트 이온주입 100%인 경우(916 및 926 참조)에 이르기까지 피크 깊이는 점점 감소하는 반면에, 피크 농도는, 수직 이온주입이 60%인 경우를 제외하고는 나머지 경우에서 점점 증가하는 것을 알 수 있다. 여기서 피크 깊이는 Rp에서의 깊이를 의미하고, 피크 농도는 Rp에서의 농도를 의미한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자 제조를 위한 이온주입방법 및 이를 이용한 경사형 접합 형성방법에 의하면, 0°경사의 수직 이온주입과 일정 각도의 경사를 갖는 틸트 이온주입을 복합하여 수행함으로써, 소망하는 면저항을 최대한 확보하면서 채널링 효과를 충분히 억제시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (12)

  1. 주입하고자 하는 불순물이온의 전체 도우즈 중 일부인 제1 도우즈의 불순물이온을 수직 이온주입으로 주입시키는 수직 이온주입단계; 및
    상기 전체 도우즈 중에서 상기 제1 도우즈를 제외한 나머지 도우즈의 불순물이온을 틸트 이온주입을 수행하여 주입시키는 틸트 이온주입단계를 포함하는 것을 특징으로 하는 이온주입방법.
  2. 제1항에 있어서,
    상기 틸트 이온주입단계는, 상기 나머지 도우즈를 복수개로 분할하고, 분할된 각각의 도우즈의 불순물이온을 서로 다른 각도를 갖는 복수회의 틸트 이온주입으로 수행하는 단계를 포함하는 것을 특징으로 하는 이온주입방법.
  3. 제1항에 있어서,
    상기 틸트 이온주입단계는, 웨이퍼 표면에 대한 수직선과 불순물이온의 주입경로 사이의 각도가 4° 내지 45°의 각도가 되도록 하여 수행하는 것을 특징으로 하는 이온주입방법.
  4. 제1항에 있어서,
    상기 수직 이온주입단계와 틸트 이온주입단계는 실질적으로 동일한 이온주입 에너지 조건에서 수행하는 것을 특징으로 하는 이온주입방법.
  5. 제1항에 있어서,
    상기 수직 이온주입단계와 틸트 이온주입단계는, 동일한 이온주입장비 내에서 연속적으로 수행하는 것을 특징으로 하는 이온주입방법.
  6. 제1항에 있어서,
    상기 수직 이온주입단계와 틸트 이온주입단계는, 동일한 이온주입장비 내에서 분리된 단계로 수행하는 것을 특징으로 하는 이온주입방법.
  7. 제1항에 있어서,
    상기 수직 이온주입단계 및 틸트 이온주입단계에서 주입되는 불순물이온은, B, P, As, BF2, BF, In, Sb 및 Ge 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 이온주입방법.
  8. 반도체기판에 불순물이온을 수직 이온주입하여 제1 불순물영역을 형성하는 단계; 및
    상기 반도체기판에 불순물이온을 틸트 이온주입하여 상기 제1 불순물영역의 일부와 중첩되되, 상기 제1 불순물영역보다 넓은 폭과 낮은 깊이를 갖는 제2 불순물영역을 형성하는 단계를 포함하는 것을 특징으로 하는 경사형 접합 형성방법.
  9. 제8항에 있어서,
    상기 수직 이온주입되는 불순물영역의 도우즈와 상기 틸트 이온주입되는 불순물영역의 도우즈는 실질적으로 동일한 것을 특징으로 하는 경사형 접합 형성방법.
  10. 제8항에 있어서,
    상기 수직 이온주입하는 단계와 틸트 이온주입하는 단계에서의 이온주입에너지는 실질적으로 동일한 것을 특징으로 하는 경사형 접합 형성방법.
  11. 제8항에 있어서,
    상기 반도체기판에 불순물이온을 틸트 이온주입하여 상기 제1 불순물영역 및 제2 불순물영역의 일부와 중첩되되, 상기 제2 불순물영역보다 넓은 폭과 낮은 깊이를 갖는 제3 불순물영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 경사형 접합 형성방법.
  12. 제11항에 있어서,
    상기 제3 불순물영역 형성을 위한 틸트 이온주입의 경사각도는, 상기 제2 불순물영역 형성을 위한 틸트 이온주입의 경사각도보다 큰 것을 특징으로 하는 경사형 접합 형성방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009070886A (ja) * 2007-09-11 2009-04-02 Ulvac Japan Ltd イオン注入方法及びイオン注入装置
US7939424B2 (en) * 2007-09-21 2011-05-10 Varian Semiconductor Equipment Associates, Inc. Wafer bonding activated by ion implantation
TWI409456B (zh) * 2009-02-20 2013-09-21 Inotera Memories Inc 離子植入機之旋轉角度誤差之量測方法
JP5906463B2 (ja) * 2011-06-13 2016-04-20 パナソニックＩｐマネジメント株式会社 半導体装置の製造方法
JP2014049620A (ja) * 2012-08-31 2014-03-17 Denso Corp 半導体装置の製造方法
CN107154346B (zh) * 2017-05-19 2021-03-16 京东方科技集团股份有限公司 一种膜层的掺杂方法、薄膜晶体管及其制作方法
US10332599B2 (en) * 2017-11-14 2019-06-25 Longitude Flash Memory Solutions Ltd. Bias scheme for word programming in non-volatile memory and inhibit disturb reduction

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01270353A (ja) * 1988-04-22 1989-10-27 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
JPH05121433A (ja) * 1991-10-29 1993-05-18 Oki Electric Ind Co Ltd Ｍｏｓトランジスタのｌｄｄ構造形成方法
JP2002353238A (ja) * 2001-05-24 2002-12-06 Matsushita Electric Ind Co Ltd 低温ポリシリコンｔｆｔ装置の製造方法
KR20050033696A (ko) * 2003-10-07 2005-04-13 매그나칩 반도체 유한회사 반도체소자의 형성 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6481364A (en) * 1987-09-24 1989-03-27 Fujitsu Ltd Manufacture of semiconductor device
JP2624568B2 (ja) * 1990-09-18 1997-06-25 松下電器産業株式会社 半導体装置の製造方法
JPH05326549A (ja) * 1992-05-18 1993-12-10 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
US5666324A (en) * 1996-03-15 1997-09-09 Mitsubishi Denki Kabushiki Kaisha Clock synchronous semiconductor memory device having current consumption reduced
US6187643B1 (en) * 1999-06-29 2001-02-13 Varian Semiconductor Equipment Associates, Inc. Simplified semiconductor device manufacturing using low energy high tilt angle and high energy post-gate ion implantation (PoGI)
US6345441B1 (en) * 2000-07-18 2002-02-12 General Electric Company Method of repairing combustion chamber liners
US6780694B2 (en) * 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor
JP2004311960A (ja) * 2003-03-24 2004-11-04 Matsushita Electric Ind Co Ltd バイポーラトランジスタの製造方法
US6815301B2 (en) * 2003-03-24 2004-11-09 Matsushita Electric Industrial Co., Ltd. Method for fabricating bipolar transistor
JP5095073B2 (ja) * 2004-04-28 2012-12-12 株式会社イー・エム・ディー 半導体物質の表面改質方法、半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01270353A (ja) * 1988-04-22 1989-10-27 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
JPH05121433A (ja) * 1991-10-29 1993-05-18 Oki Electric Ind Co Ltd Ｍｏｓトランジスタのｌｄｄ構造形成方法
JP2002353238A (ja) * 2001-05-24 2002-12-06 Matsushita Electric Ind Co Ltd 低温ポリシリコンｔｆｔ装置の製造方法
KR20050033696A (ko) * 2003-10-07 2005-04-13 매그나칩 반도체 유한회사 반도체소자의 형성 방법

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