JPH03163833A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03163833A JPH03163833A JP30424389A JP30424389A JPH03163833A JP H03163833 A JPH03163833 A JP H03163833A JP 30424389 A JP30424389 A JP 30424389A JP 30424389 A JP30424389 A JP 30424389A JP H03163833 A JPH03163833 A JP H03163833A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
こυ）発１ｖＪは、Ｍ Ｏ Ｓ型ゝ１（導体集積回路に
川いろＬ Ｄ Ｄ （ ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ ）型ソ−ス、ドレイン構造を持つ半導体装
置およびその製造方法に関するものである。
川いろＬ Ｄ Ｄ （ ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ ）型ソ−ス、ドレイン構造を持つ半導体装
置およびその製造方法に関するものである。
第２図（ａ） 〜（ｅ）は、従来のＴ− Ｄ Ｄ型ＭＯ
Ｓ１−ラシジスタの製造方法を工程順に示す断，面図で
あり、この図において、１はｐ型ンリコノ基板、２は分
離のためのフィールド酸化膜、３は２層ゲ１・電極のう
ちの下層ポリシリコン層、４は上層メタルシリサイド層
、５はｎ−層となるへきりシイオノ注入層、６はサイド
ウォ−ＪＬを形成するためのＣＶＤＳｉＯｚ膜、７はサ
イドウォ−ノｂ，Ｅ３１よｎ４ソース，ドレイン用の拡
散層となるへき砒素イオン注入層、９はｎ−拡散層、１
０はｎ＋拡散層を示す。
Ｓ１−ラシジスタの製造方法を工程順に示す断，面図で
あり、この図において、１はｐ型ンリコノ基板、２は分
離のためのフィールド酸化膜、３は２層ゲ１・電極のう
ちの下層ポリシリコン層、４は上層メタルシリサイド層
、５はｎ−層となるへきりシイオノ注入層、６はサイド
ウォ−ＪＬを形成するためのＣＶＤＳｉＯｚ膜、７はサ
イドウォ−ノｂ，Ｅ３１よｎ４ソース，ドレイン用の拡
散層となるへき砒素イオン注入層、９はｎ−拡散層、１
０はｎ＋拡散層を示す。
（２）
？に、従来技術に』：る製造力法と構成を第２図につい
て説明する。
て説明する。
ｐ型シリコノ基板１上にフィールド酸化膜２が形成され
、素子領域が設定されろ。次にゲート電極の抵抗を低減
するためにＦ層ボリンリ：＋ ：，１１”ｉ ３と、例
えばＷ Ｓ ｉ ２などのメタノ１ンリサイド層４が形
成され、工・ソチノグバターニノゲされた後、斜め回転
イオン注入法などを用いリシイＡシ注入層５を形成する
〔第２図（．））．次に、全面にサイドウォ−ル形成用
のＣ Ｖ Ｄ Ｓ ｉ Ｏ■膜６がデポジショノされる
〔第２図（ｂ））．次に、異方性エッチングによりＣ
Ｖ Ｄ Ｓ ｉ ０ ２！１＊６がゲート側壁部のみに
残され、サイドウォーノＬ７を形成する〔第２図（Ｃ）
）ｏ次に、深いソース、ドレイン拡散層となるための砒
素イ調ン注入層８を形成する〔第２図（ｄ）］．次に、
リノイオノ注入層５，砒素イオン注入層８を熱処理し、
ｎ−Ｊ広散層９，ｎ＋拡散層１０を形成する〔第２図（
ｅ）］，これにより、ＬＤＤ型ＭＯＳ＋−ラノジスタが
完成する。
、素子領域が設定されろ。次にゲート電極の抵抗を低減
するためにＦ層ボリンリ：＋ ：，１１”ｉ ３と、例
えばＷ Ｓ ｉ ２などのメタノ１ンリサイド層４が形
成され、工・ソチノグバターニノゲされた後、斜め回転
イオン注入法などを用いリシイＡシ注入層５を形成する
〔第２図（．））．次に、全面にサイドウォ−ル形成用
のＣ Ｖ Ｄ Ｓ ｉ Ｏ■膜６がデポジショノされる
〔第２図（ｂ））．次に、異方性エッチングによりＣ
Ｖ Ｄ Ｓ ｉ ０ ２！１＊６がゲート側壁部のみに
残され、サイドウォーノＬ７を形成する〔第２図（Ｃ）
）ｏ次に、深いソース、ドレイン拡散層となるための砒
素イ調ン注入層８を形成する〔第２図（ｄ）］．次に、
リノイオノ注入層５，砒素イオン注入層８を熱処理し、
ｎ−Ｊ広散層９，ｎ＋拡散層１０を形成する〔第２図（
ｅ）］，これにより、ＬＤＤ型ＭＯＳ＋−ラノジスタが
完成する。
（３）
〔発明が解決しようとする課題〕
従来のＬＤＤ型ＭＯＳＩ・ラノジスタは以上のような工
程に』、り製造されるので、サイドウォ−ル７を形成ず
るためのＣ Ｖ Ｄ Ｓ ｉ ０ ２膜６のデボジショ
ノ工程と、異方性エッヂッゲ工程が必要であり、そのた
めの製込装置も必要であっｌこ，Ｊ１た、異方性エッチ
ングにおいて、確実にＣＶＤＳｉＯ２膜６を工・ンチノ
グずるために酸化膜をオーハー工・ソチノグずろのが通
例であり、このため、フイ）Ｌｌ・酸化膜２が薄くなり
、素子の分離特性が劣化するという問題点があった。
程に』、り製造されるので、サイドウォ−ル７を形成ず
るためのＣ Ｖ Ｄ Ｓ ｉ ０ ２膜６のデボジショ
ノ工程と、異方性エッヂッゲ工程が必要であり、そのた
めの製込装置も必要であっｌこ，Ｊ１た、異方性エッチ
ングにおいて、確実にＣＶＤＳｉＯ２膜６を工・ンチノ
グずるために酸化膜をオーハー工・ソチノグずろのが通
例であり、このため、フイ）Ｌｌ・酸化膜２が薄くなり
、素子の分離特性が劣化するという問題点があった。
この発明は、上記のような問題点を解消するｔｖめにな
されたもので、サイドウォ−ルがなく、かつＬＤＤ型ソ
ース，ドし・イノ構造を持つ半導体装置およびその製造
方法を得ることを目的とする。
されたもので、サイドウォ−ルがなく、かつＬＤＤ型ソ
ース，ドし・イノ構造を持つ半導体装置およびその製造
方法を得ることを目的とする。
この発明に係る請求項（１）に記載の発明は、ゲｌ−電
極の下層ゲート膜を上層ゲ−１−膜よりも内側に０．１
〜０．４μｍ後退させ、その部分の直下および近侍領域
の半導体基板内に不純物濃度の低いソ（４） ス，ドレイン拡散層を設け、その外側に、より不純物濃
度の高い拡散層を形成したものである。
極の下層ゲート膜を上層ゲ−１−膜よりも内側に０．１
〜０．４μｍ後退させ、その部分の直下および近侍領域
の半導体基板内に不純物濃度の低いソ（４） ス，ドレイン拡散層を設け、その外側に、より不純物濃
度の高い拡散層を形成したものである。
また、乙の発明に係る請求項（２）に記載の発明（ま、
半導体基板上に上下層構造のゲート電極バタ−ノを形成
した後、ゲート電極の端部が同−位置にある状態で・ノ
−ス，ドＬ・｛＞領域の高濃度拡敞居のためのイオン注
入層を形成し、その後、ゲート電極の下層ゲー１〜膜を
０．１〜０．４ｐｍサイド、Ｌ・ンチノグ（７た後、斜
め回転イオン注入法によりサイドエ・ソチノグしｔコ部
分の直下および近傍領域の半導体基板内に不純物濃度の
低いソース，ドレイレ拡散層をイ詞ン注入により形成ず
ろものである。
半導体基板上に上下層構造のゲート電極バタ−ノを形成
した後、ゲート電極の端部が同−位置にある状態で・ノ
−ス，ドＬ・｛＞領域の高濃度拡敞居のためのイオン注
入層を形成し、その後、ゲート電極の下層ゲー１〜膜を
０．１〜０．４ｐｍサイド、Ｌ・ンチノグ（７た後、斜
め回転イオン注入法によりサイドエ・ソチノグしｔコ部
分の直下および近傍領域の半導体基板内に不純物濃度の
低いソース，ドレイレ拡散層をイ詞ン注入により形成ず
ろものである。
乙の発明においては、２層構造のゲー１−ｉＪＪ［ｉの
上層ゲ−１一膜である上層メタルシリサイド層をマスク
に深い不純物濃度の高い拡散層を形成し、不純物濃度の
低い拡散層は斜め回転イオン注入法を用いて下層ゲート
膜である下層ボリンリー１ノ層の下方部分に食い込むよ
うに後退させ、その部分の直下および近傍領域に不純物
濃度の低いソース，（５） ドレイノ拡散層を形成したことから、フィールド酸化膜
のオーバーエッチングが防止される。
上層ゲ−１一膜である上層メタルシリサイド層をマスク
に深い不純物濃度の高い拡散層を形成し、不純物濃度の
低い拡散層は斜め回転イオン注入法を用いて下層ゲート
膜である下層ボリンリー１ノ層の下方部分に食い込むよ
うに後退させ、その部分の直下および近傍領域に不純物
濃度の低いソース，（５） ドレイノ拡散層を形成したことから、フィールド酸化膜
のオーバーエッチングが防止される。
以下、この発明の一実施例を第１図（ａ）〜（ｄ）につ
いて説明する。
いて説明する。
第１図にＪ３いて、第２図と同−符号は同じものを示し
、１１は従来例よりやや長めに形成された２層ゲート電
極の下層ボリンリコノ層、１２はその−Ｌの上層メタル
ンリサイド層、１３は前記下層ボリンリコノ層１１をサ
イ１・工・ソチノゲして細くした下層ボリンリコノ層、
１４はｎ１イオノ′注入層、１５はゲートバターニノグ
のためのレジス１・、１６はｎ−イオン注入層、１７は
ｎ＋拡散層、１８はｎ一拡散層を示し、１９は特にゲー
ト電極直下およびその近傍部分のｎ−拡散層を示す。
、１１は従来例よりやや長めに形成された２層ゲート電
極の下層ボリンリコノ層、１２はその−Ｌの上層メタル
ンリサイド層、１３は前記下層ボリンリコノ層１１をサ
イ１・工・ソチノゲして細くした下層ボリンリコノ層、
１４はｎ１イオノ′注入層、１５はゲートバターニノグ
のためのレジス１・、１６はｎ−イオン注入層、１７は
ｎ＋拡散層、１８はｎ一拡散層を示し、１９は特にゲー
ト電極直下およびその近傍部分のｎ−拡散層を示す。
次にこの発明によるＬ． Ｄ Ｄ型１−ランジスタ構造
を工程順に説明する。
を工程順に説明する。
まず、最初に第１図（ａ）に示すように、ゲ１・電極の
バタ−二，グを行う。このとき、上層メクノ１ンリサイ
１・層（上層ゲート膜）１２と下層ボ（６） リンリコノＭ（下層ゲートｆｌｕ）１１は同一サイズま
たは加工精度上、下層ボリンリコ，層１１σ）力が若干
（〜０．１μｍ）細く食し；込んで仕」二げらオ１ろ。
バタ−二，グを行う。このとき、上層メクノ１ンリサイ
１・層（上層ゲート膜）１２と下層ボ（６） リンリコノＭ（下層ゲートｆｌｕ）１１は同一サイズま
たは加工精度上、下層ボリンリコ，層１１σ）力が若干
（〜０．１μｍ）細く食し；込んで仕」二げらオ１ろ。
この状態でｎ＋拡散層を作るためのＡｓイオノをＰ型シ
リコノ基板１面に対し乗直の角度で注入し，ｎ＋イオノ
注入層１４を形成ずろ。次に第１図（ｂ）に示すように
、下層ポリシリコノ層１１をオーバーエッチングするこ
と（こより、」二ｊ所．メタルンリサイド層１２より０
．１μｍから０．４μｍ食い込ませる。次に第１図（ｃ
）に示ずよう（こ、ｌｒｉ１転イＡ７注入法を川い、Ｐ
型シＩＪ ：Ｊ ，基板１と重直な方向に対し３０〜６
０°の角度でリノイオ，を注入し、 −イオν注大層１
６を形成する。次に第１図（ｄ）に示すように、熱処理
を加え各１の注入層を活性化し、ｎ−拡散層１８，ｎ’
拡散層１７を形成する。このように形成すると、下層ボ
リンリコン層１３と上層メタルシリサイド層１２のエッ
チノグが下層の方が０．１〜０．４μｍほど内側（こ後
退していろため、ｎ−拡散層１９０部分のみが約０．１
〜０．４μｍほどに形成ずろことができ、（７） 乙の部分でグレーテリドな不純物濃度分布を有するいわ
ゆるＬＤＤ型１・ラシジスタを形成することができる。
リコノ基板１面に対し乗直の角度で注入し，ｎ＋イオノ
注入層１４を形成ずろ。次に第１図（ｂ）に示すように
、下層ポリシリコノ層１１をオーバーエッチングするこ
と（こより、」二ｊ所．メタルンリサイド層１２より０
．１μｍから０．４μｍ食い込ませる。次に第１図（ｃ
）に示ずよう（こ、ｌｒｉ１転イＡ７注入法を川い、Ｐ
型シＩＪ ：Ｊ ，基板１と重直な方向に対し３０〜６
０°の角度でリノイオ，を注入し、 −イオν注大層１
６を形成する。次に第１図（ｄ）に示すように、熱処理
を加え各１の注入層を活性化し、ｎ−拡散層１８，ｎ’
拡散層１７を形成する。このように形成すると、下層ボ
リンリコン層１３と上層メタルシリサイド層１２のエッ
チノグが下層の方が０．１〜０．４μｍほど内側（こ後
退していろため、ｎ−拡散層１９０部分のみが約０．１
〜０．４μｍほどに形成ずろことができ、（７） 乙の部分でグレーテリドな不純物濃度分布を有するいわ
ゆるＬＤＤ型１・ラシジスタを形成することができる。
なお、」二記実施例ではｎチャ不／Ｌ型ｌ−ラノジスタ
について示したが、ｐチャネルｊ・ラノジスタについて
も同様の製造方法を適用しＬＤＤ型１・ランンスタを得
ることがｆｉＪ能である。
について示したが、ｐチャネルｊ・ラノジスタについて
も同様の製造方法を適用しＬＤＤ型１・ランンスタを得
ることがｆｉＪ能である。
以上説明した』：う（こ、この発明は、ゲート電極の下
層ゲーＩ−膜を上層ゲ− １・膜上りも内側に０．１〜
０．４μｍ後退させ、その部分の直下および近傍領域の
半導体基板内に不純物濃度の低いソ−ス２］’ Ｌ−
４ン拡散層を設け、その外側に、より不純物濃度σ）高
いＪ／，ｉ；散層を形成したので、従来のようにフィー
ルド酸化膜のオーバエッチングが防止され、これに起因
する分離特性の劣化を防止することができ、かつ装置が
安価にてきるとともに、信頼性の高い半導体装置を供給
する乙とが可能になる。
層ゲーＩ−膜を上層ゲ− １・膜上りも内側に０．１〜
０．４μｍ後退させ、その部分の直下および近傍領域の
半導体基板内に不純物濃度の低いソ−ス２］’ Ｌ−
４ン拡散層を設け、その外側に、より不純物濃度σ）高
いＪ／，ｉ；散層を形成したので、従来のようにフィー
ルド酸化膜のオーバエッチングが防止され、これに起因
する分離特性の劣化を防止することができ、かつ装置が
安価にてきるとともに、信頼性の高い半導体装置を供給
する乙とが可能になる。
【図面の簡単な説明】
第１図は乙の発明の−実施例によるＬＬ）ｌ）型１・（
８） ラノジスタの構成を工程順に示した断面図、第２図は従
来の半導体装置の構成を工程順に示１／ ７．： １４
Ｊ『面図である。 図において、１はｐ型ンリコッ基板、２はフｆルド酸化
膜、１１は下層ボリシリ＝ｌＪ石’， １ ２｛よ上層
メタノＬシリサイド層、１３は下層ポリシリコン層、１
４はｎ＋イオン注入層、１５はＬジス１・、１６｛まｎ
．｛オン注入層、１７はｎ ＋拡散層、１８ばｎ−
拡散層、１９はｎ−拡散層のみの部分である。 なお、各図中の同一符号は同一まｌコは相当部分を示す
。 代工里人 人 岩 増 ）ｄＬ（外２η）（９）
８） ラノジスタの構成を工程順に示した断面図、第２図は従
来の半導体装置の構成を工程順に示１／ ７．： １４
Ｊ『面図である。 図において、１はｐ型ンリコッ基板、２はフｆルド酸化
膜、１１は下層ボリシリ＝ｌＪ石’， １ ２｛よ上層
メタノＬシリサイド層、１３は下層ポリシリコン層、１
４はｎ＋イオン注入層、１５はＬジス１・、１６｛まｎ
．｛オン注入層、１７はｎ ＋拡散層、１８ばｎ−
拡散層、１９はｎ−拡散層のみの部分である。 なお、各図中の同一符号は同一まｌコは相当部分を示す
。 代工里人 人 岩 増 ）ｄＬ（外２η）（９）
Claims (2)
- （１）ゲート電極として２層膜を用いたＭＯＳ型トラン
ジスタにおいて、前記ゲート電極の下層ゲート膜を上層
ゲート膜よりも内側に０．１〜０．４μｍ後退させ、そ
の部分の直下および近傍領域の半導体基板内に不純物濃
度の低いソース、ドレイン拡散層を設け、その外側に、
より不純物濃度の高い拡散層を形成したことを特徴とす
る半導体装置。 - （２）半導体基板上に上下層構造のゲート電極パターン
を形成した後、前記ゲート電極の端部が同一位置にある
状態でソース、ドレイン領域の高濃度拡散層のためのイ
オン注入層を形成し、その後、前記ゲート電極の下層ゲ
ート膜を０．１〜０．４μｍサイドエッチングした後、
斜め回転イオン注入法により前記サイドエッチングした
部分の直下および近傍領域の前記半導体基板内に不純物
濃度の低いソース、ドレイン拡散層をイオン注入により
形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30424389A JPH03163833A (ja) | 1989-11-21 | 1989-11-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30424389A JPH03163833A (ja) | 1989-11-21 | 1989-11-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03163833A true JPH03163833A (ja) | 1991-07-15 |
Family
ID=17930713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30424389A Pending JPH03163833A (ja) | 1989-11-21 | 1989-11-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03163833A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
| US5286665A (en) * | 1990-01-12 | 1994-02-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing MDS memory device having a LDD structure and a visor-like insulating layer |
| US6780694B2 (en) * | 2003-01-08 | 2004-08-24 | International Business Machines Corporation | MOS transistor |
| JP2005260052A (ja) * | 2004-03-12 | 2005-09-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7282423B2 (en) | 2000-11-15 | 2007-10-16 | International Business Machines Corporation | Method of forming fet with T-shaped gate |
| JP2009060104A (ja) * | 2007-08-31 | 2009-03-19 | Samsung Electronics Co Ltd | ピン電界効果トランジスタ及びその製造方法 |
| WO2014119596A1 (ja) * | 2013-02-01 | 2014-08-07 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置およびその製造方法 |
-
1989
- 1989-11-21 JP JP30424389A patent/JPH03163833A/ja active Pending
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