JP3911043B2 - 不揮発性メモリ素子及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 230000002093 peripheral effect Effects 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 74
- 239000012535 impurity Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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Description
【発明の属する技術分野】
本発明は半導体メモリ素子及びその製造方法に係り、特に不揮発性メモリ素子及びその製造方法に関する。
【0002】
【従来の技術】
二層多結晶シリコン工程を用いて浮遊ゲ−トを備えた不揮発性メモリセル及びそのセルを駆動する抵抗素子を含む不揮発性メモリ素子を製造する方法について、米国特許第4,367,580号(発明者; Daniel C. Guterman, Houston, Tex, 出願人;Texas Instruments Incorporated, Dallas, Tex, 出願番号;132,702)に記載されている。
【0003】
図1及び図2は従来の方法による不揮発性メモリ素子の抵抗を製造する方法を説明するために示した断面図である。
半導体基板10に素子のアクチブ領域を限定する素子分離膜12を形成した後、半導体基板10と浮遊ゲ−ト16を絶縁するためのシリコン酸化膜14を形成する。シリコン酸化膜14を有する結果物上に第1多結晶シリコンを堆積し、抵抗調節のための不純物をド−ピングする。引き続き、第1多結晶シリコンをパタニングすることにより周辺回路領域及び境界領域には抵抗素子18を形成し、メモリセル領域には浮遊ゲ−ト16を形成する(図1)。
【0004】
浮遊ゲ−ト16と抵抗素子18を有する結果物上に第1多結晶シリコンと第2多結晶シリコンを絶縁させるための層間絶縁膜20を塗布した後、第2多結晶シリコンを堆積する。次いで、第2多結晶シリコン及び層間絶縁膜を食刻して抵抗素子18を覆うキャッピング層24(Capping layer )とメモリセルを構成する制御ゲ−ト22を形成する(図2)。
【0005】
前記図2においてA領域は抵抗を他の素子と連結させるための接触領域である。
前述した方法でキャッピング層を形成する場合、パタニングされた第1多結晶シリコン(即ち、抵抗素子18)の側壁に残留異物がストリンガSを形成することにより素子の誤動作を誘発する。
【0006】
第2多結晶シリコンを異方性食刻するとき、抵抗素子18上に堆積されている第2多結晶シリコンが完全にパタニングされる間、抵抗素子18の側壁に堆積されている第2多結晶シリコンが完全に取り除かれなくなる可能性が多い。
また、第1多結晶シリコンを周辺回路のゲ−ト電極として使用する場合(図示せず)、周辺回路のゲ−ト電極の側壁にストリンガが存在して素子の誤動作を誘発させる。
【0007】
【発明が解決しようとする課題】
本発明の目的は素子の誤動作を防止する不揮発性メモリ素子を提供することにある。
本発明の他の目的は前記不揮発性メモリ素子を形成するにおいて最適の製造方法を提供するにある。
【0008】
【課題を解決するための手段】
前記目的を達成するための本発明による不揮発性メモリ素子は、メモリセル領域に配置されて第1導電層よりなる浮遊ゲ−トゲ−ト電極、前記浮遊ゲ−ト電極上に形成された絶縁膜及び前記絶縁膜上に形成された第2導電層よりなる制御ゲ−ト電極を備えるメモリセルのゲ−ト電極と、前記メモリセル領域を取り囲む周辺回路領域に配置されて第2導電層で形成されたゲ−ト電極と、前記メモリセル領域と周辺回路領域との境界領域及び/又は前記周辺回路領域に配置されて第1導電層よりなる抵抗素子と、前記抵抗素子の一表面上に形成された絶縁膜と、前記絶縁膜上に形成された第2導電層よりなるキャッピング層とを含むことを特徴とする。
【0009】
本発明による不揮発性メモリ素子において、前記第1及び第2導電層は多結晶シリコンであることが望ましい。
前記他の目的を達成するための本発明による不揮発性メモリ素子の製造方法は、半導体基板上に第1導電層を形成する段階と、前記第1導電層をパタニングしてメモリセル領域に浮遊ゲ−トパタ−ンを形成し、前記メモリセル領域を取り囲む周辺回路領域及び/又は前記メモリセル領域と周辺回路領域との境界領域に抵抗パタ−ンを形成する段階と、前記浮遊ゲ−トパタ−ン及び抵抗パタ−ン上に絶縁膜を形成する段階と、前記周辺回路領域にゲ−ト絶縁膜を形成する段階と、前記ゲ−ト絶縁膜が形成されている結果物の全面に第2導電層を形成する段階と、前記第2導電層、絶縁膜及び第1導電層を食刻することにより前記メモリセル領域には不揮発性メモリ素子のゲ−ト電極を、前記周辺回路領域及び/又は境界領域には抵抗素子を形成する段階と、前記抵抗素子の上部及び周辺回路領域に形成されている前記第2導電層をパタニングして前記抵抗素子の表面を部分的に露出させるキャッピング層及び周辺回路領域のゲ−ト電極を形成する段階とを含むことを特徴とする。
【0010】
前記他の目的を達成するための本発明による不揮発性メモリ素子の製造方法は、半導体基板上に第1導電層を形成する段階と、前記第1導電層をパタニングしてメモリセル領域には浮遊ゲ−トパタ−ンを、前記メモリセル領域を取り囲む周辺回路領域及び/又は前記メモリセル領域と周辺回路領域との境界領域には抵抗パタ−ンを形成する段階と、前記浮遊ゲ−トパタ−ン及び抵抗パタ−ン上に絶縁膜を形成する段階と、前記絶縁膜が形成されている結果物上に第2導電層を形成する段階と、前記第2導電層、絶縁膜及び第1導電層を同時に食刻してメモリセル領域には不揮発性メモリ素子のゲ−ト電極を、前記周辺回路領域及び/又は境界領域には抵抗素子を形成する段階と、前記抵抗素子上に形成されている第2導電層をパタニングして抵抗素子の表面を部分的に露出させるキャッピング層を形成する段階とを含むことを特徴とする。
【0011】
本発明による不揮発性メモリ素子の製造方法において、前記第1及び第2導電層は多結晶シリコン層で形成することが望ましい。
【0012】
【発明の実施の形態】
以下、添付した図面に基づき本発明をさらに詳細に説明する。
多結晶シリコンに不純物をド−ピングして抵抗素子を形成する場合、所望の抵抗値を素子製造工程が完了されるまで一定に保つためには、抵抗素子の上部に他の素子からの不純物拡散を防止するキャッピング層を形成することが望ましい。
【0013】
本発明は抵抗素子上にキャッピング層を形成する場合に発生する従来の問題点を解決するためのものである。
装置
図3を参照すれば、不揮発性メモリ素子はメモリセル領域、前記メモリセル領域を取り囲む周辺回路領域及び前記メモリセル領域と周辺回路領域との境界領域に分けて示されている。
【0014】
図面符号36aは浮遊ゲ−ト、44a及び44bは絶縁膜、46aは制御ゲ−ト、46cはキャッピング層、46dは周辺回路のゲ−ト電極、そして38aは抵抗素子をそれぞれ示す。
メモリセル領域には、ソ−ス/ドレイン52及び第1導電層よりなる浮遊ゲ−ト36a、前記浮遊ゲ−ト上に形成された絶縁膜44a及び前記絶縁膜44a上に形成された第2導電層よりなる制御ゲ−ト46aを備えるゲ−ト電極より構成された不揮発性メモリセルが形成されている。セル電極60はソ−ス/ドレイン52と連結されている。
【0015】
境界領域には、素子分離膜32上に形成されて第1導電層よりなる抵抗素子38a及び前記抵抗素子の一表面を露出させる形態に前記抵抗素子上に積層された絶縁膜44b及びキャッピング層46cが形成されている。抵抗電極62は接触領域(Aで表示)を通して前記抵抗素子と連結されている。
周辺回路領域には、第1導電層よりなるゲ−ト電極46d、ゲ−ト絶縁膜45及びソ−ス/ドレイン54より構成されたトランジスタが形成されている。周辺回路電極64はトランジスタのソ−ス/ドレイン54と連結されている。
【0016】
本発明によれば、抵抗素子の側壁にストリンガが形成されていない。かつ、周辺回路トランジスタのゲ−ト電極の側壁にもストリンガが形成されていない。
製造方法
【0017】
【第1実施例】
図4乃至図9は本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための断面図である。
図4は浮遊ゲ−トパタ−ン36及び抵抗パタ−ン38を形成する工程を示したものである。この工程は、p型の半導体基板30に素子のアクチブ領域を限定する素子分離膜32を形成する第1段階と、浮遊ゲ−ト(図示せず)を半導体基板30と絶縁させるためのシリコン酸化膜34を形成する第2段階、結果物の基板の全面に第1導電層(図示せず、以後の段階で浮遊ゲ−トパタ−ン36及び抵抗パタ−ン38となる)を形成した後、不純物を注入する第3段階と、前記第1導電層をパタニングしてメモリセル領域には浮遊ゲ−トパタ−ン36を形成し、その他の領域(即ち、周辺回路領域及び/又は境界領域)には抵抗パタ−ン38を形成する第4段階とよりなる。
【0018】
前記シリコン酸化膜34は、例えば100Å程度の厚さで熱酸化工程を通じて形成する。前記第1導電層は、例えば1500Å程度の厚さで形成する。
結果物の基板の全面に第1導電層を形成した後に不純物を注入する第3段階は、例えばPOCl3 のような不純物を50Ω/□程度の面抵抗を有するように前記第1導電層に拡散させる。抵抗素子の抵抗値は前記第3段階で注入される不純物の拡散量により決められる。
【0019】
図5は絶縁膜44を形成する工程を示したものである。この工程は浮遊ゲ−トパタ−ン36及び抵抗パタ−ン38が形成されている結果物の全面に、第1酸化膜/シリコン窒化膜/第2酸化膜(ONO)を積層する第1段階及び周辺回路領域に積層された前記膜を取り除くことにより絶縁膜44を形成する第2段階とよりなる。
【0020】
前記絶縁膜44は第1導電層と第2導電層(図示せず)の絶縁のために形成する。前記第1酸化膜は、例えば950℃の乾式熱酸化工程を用いて130Å程度の厚さで蒸着する。前記シリコン窒化膜は、例えば150Å程度の厚さで蒸着する。前記第2酸化膜は、例えば1000℃の湿式熱酸化工程を用いて50Å程度の厚さで形成する。
【0021】
図6はゲ−ト絶縁膜45及び第2導電層46を形成する工程を示す。この工程は、周辺回路領域の半導体基板上にゲ−ト絶縁膜45を形成する第1段階及び第1段階から得られた結果物の全面に第2導電層を形成する第2段階とよりなる。
前記ゲ−ト絶縁膜45は熱酸化工程により、例えば200Å程度の厚さで形成する。前記第2導電層46は、多結晶シリコンを1500Åの厚さで堆積して形成する。
【0022】
前記第2導電層を堆積した後、第2導電層の抵抗を低めるため、例えばPOCl3 のような不純物を50Ω/□程度の面抵抗を有するように拡散させる。その後、第2抵抗の抵抗をさらに低めるため、例えばタングステンシリサイドのようなシリサイド層を1500Åの厚さで堆積する。
図7は不揮発性メモリ素子のゲ−ト及び抵抗素子38aを形成する工程を示す。この工程は、第2導電層上に感光膜を塗布/現像してメモリセル領域には制御ゲ−ト形成のための感光膜パタ−ン48aを、境界領域には抵抗素子形成のための感光膜パタ−ン48bを、そして周辺回路領域には全領域を覆う感光膜パタ−ン48cを形成する第1段階と、前記感光膜パタ−ンを食刻マスクとし、前記第2導電層、絶縁膜及び第1導電層を食刻対象物とする異方性食刻工程を行いメモリセル領域には浮遊ゲ−ト36a、絶縁膜44a及び制御ゲ−ト46aより構成された不揮発性メモリ素子のゲ−トを形成し、境界領域には抵抗素子38aを形成する第2段階とよりなる。この際、前記抵抗素子は絶縁膜44b及びキャッピング層パタ−ン46bにより覆われている。
【0023】
図8はキャッピング層46c及び周辺回路領域のゲ−ト電極46dを形成する工程を示す。この工程は、前記図7に形成された感光膜パタ−ンを取り除く第1段階と、結果物の基板の全面に感光膜を再塗布/現像してメモリセル領域には全領域を覆う感光膜パタ−ン50aを、境界領域には抵抗素子を他の素子と連結させるための接触領域“A”を露出させるための感光膜パタ−ン50bを、そして周辺回路領域にはゲ−ト電極を形成するための感光膜パタ−ン50cを形成する第2段階と、前記感光膜パタ−ンを食刻マスクとし、前記第2導電層を食刻対象物とする食刻工程を行い境界領域にはキャッピング層46cを形成し、周辺回路にはゲ−ト電極46dを形成する第3段階とよりなる。
【0024】
前記接触領域“A”は以後に行われる工程により他の素子と連結するための領域である。
この際、接触領域“A”を露出させるキャッピング層46cを形成する前記食刻工程時、従来とは異なり抵抗素子38aの側壁にストリンガが発生しない。これは抵抗素子の側面に形成されている第2導電層を図7の第2段階の食刻により取り除いたからである。
【0025】
また、ゲ−ト電極を第1導電層で形成した従来の方法とは異なり、本発明では前記ゲ−ト電極を第2導電層で形成するので、ゲ−ト電極46dの側壁にもストリンガが発生しない。
図9はセル電極60、抵抗電極62及び周辺回路電極64を形成する工程を示す。この工程は、前記図8の工程を行った結果物の全面に不純物をド−ピングしてメモリセル領域には不揮発性メモリセルのソ−ス/ドレイン52を形成し、周辺回路領域にはトランジスタのソ−ス/ドレイン54を形成する第1段階と、結果物の基板の全面に絶縁物質を塗布して層間絶縁層56を形成する第2段階と、前記層間絶縁層56を部分的に食刻してメモリセル領域には不揮発性メモリセルのソ−ス/ドレイン52を露出させるコンタクトホ−ル1を、境界領域には接触領域“A”を露出させるコンタクトホ−ル3を、そして周辺回路領域にはトランジスタのソ−ス/ドレイン54を露出させるコンタクトホ−ル5を形成する第3段階と、結果物の全面に導電物質を蒸着/パタニングしてメモリセル領域にはセル電極60を形成し、境界領域には抵抗電極62を形成し、周辺回路領域には周辺回路電極64を形成する第4段階とよりなる。
【0026】
前記層間絶縁層56は、ボロン−燐シリケ−トグラス(BPSG)のような絶縁物質を例えば6000Å程度の厚さで堆積する工程及び堆積された絶縁物質を900℃の窒素雰囲気で30分間の熱処理により平坦化させる工程で形成する。
前述した第1実施例では抵抗素子が境界領域に形成されると説明したが、境界領域の他の領域に前記抵抗が形成されても本発明の技術的な思想を逸脱しないことは明白である。
【0027】
【第2実施例】
図10乃至図12は本発明の他の実施例による不揮発性メモリ素子の製造方法を説明するための断面図であり、第1実施例で説明した図面符号と同一な符号は同一な部分を意味する。
本実施例は前記第1実施例とは異なり、周辺回路領域にトランジスタを形成する工程を省くものである。
【0028】
メモリセル領域には第1導電層よりなる浮遊ゲ−トパタ−ン36を形成し、その他の領域には第1導電層よりなる抵抗パタ−ン39を形成した後、前記浮遊ゲ−トパタ−ン36と抵抗パタ−ン38を有する結果物の全面に絶縁膜44を形成する(図10)。
次いで、前記絶縁膜44上に第2導電層を堆積した後、前記第2導電層、絶縁膜及び第1導電層を食刻対象物とする食刻工程を行い、メモリセル領域には不揮発性メモリ素子のゲ−ト100を形成し、その他の領域には抵抗素子39aを形成する(図11)。
【0029】
その後、抵抗素子39a上に積層されている絶縁膜及び第2導電層を部分的に食刻して前記接触領域“A”を露出させるキャッピング層46fを形成する(図12)。
【0030】
【発明の効果】
本発明によれば、第1導電層及び第2導電層が積層された不揮発性メモリ素子のゲ−トと第1導電層で形成された抵抗素子をストリンガを発生せずに形成することができるので素子の誤動作を防止する。
本発明は前記の実施例に限らず、多くの変形が本発明の技術的な思想内において当分野で通常の知識を持つ者により可能なのは明白である。
【図面の簡単な説明】
【図1】従来の方法による不揮発性メモリ素子の抵抗を製造する方法を説明する断面図である。
【図2】従来の方法による不揮発性メモリ素子の抵抗を製造する方法を説明する断面図である。
【図3】本発明により製造されたた不揮発性メモリ素子を示した断面図である。
【図4】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図5】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図6】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図7】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図8】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図9】本発明の一実施例による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図10】本発明の他の実施例による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図11】本発明の他の実施例による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図12】本発明の他の実施例による不揮発性メモリ素子の製造方法を説明するための断面図である。
【符号の説明】
30 半導体基板
32 素子分離膜
34 シリコン酸化膜
36a 浮遊ゲート
38 抵抗パターン
44a 絶縁膜
44b 絶縁膜
45 ゲート絶縁膜
46a 制御ゲート
46c キャッピング層
46d ゲート電極
50 感光膜パターン
Claims (5)
- メモリセル領域に配置されて第1導電層よりなる浮遊ゲート電極、前記浮遊ゲート電極上に形成された絶縁膜及び前記絶縁膜上に形成された第2導電層よりなる制御ゲート電極を備えるメモリセルのゲート電極と、
前記メモリセル領域を取り囲む周辺回路領域に配置されて前記第2導電層で形成されたゲート電極と、
前記メモリセル領域と前記周辺回路領域との境界領域又は前記周辺回路領域の少なくともいずれか一方に配置されて前記第1導電層よりなる抵抗素子と、
前記抵抗素子の一表面上に、端部が前記抵抗素子の端部と整合して形成されている絶縁膜であって、前記浮遊ゲート電極上に形成された絶縁膜と同一の絶縁膜と、
前記抵抗素子の一表面上の絶縁膜上にのみ、前記抵抗素子又は前記絶縁膜の一部が露出するように形成された前記第2導電層よりなるキャッピング層と、を含むことを特徴とする不揮発性メモリ素子。 - 前記第1導電層及び前記第2導電層は多結晶シリコンであることを特徴とする請求項1に記載の不揮発性メモリ素子。
- 半導体基板上に第1導電層を形成する段階と、
前記第1導電層をパタニングしてメモリセル領域に浮遊ゲートパターンを形成し、前記メモリセル領域を取り囲む周辺回路領域、又は前記メモリセル領域と前記周辺回路領域との境界領域の少なくともいずれか一方に抵抗パターンを形成する段階と、
前記浮遊ゲートパターン及び前記抵抗パターン上に絶縁膜を形成する段階と、
前記周辺回路領域にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成されている結果物の全面に第2導電層を形成する段階と、
前記メモリセル領域には前記第2導電層、前記絶縁膜及び前記第1導電層を同一のパターンで食刻することにより不揮発性メモリ素子のゲート電極を、前記周辺回路領域又は前記境界領域の少なくともいずれか一方には前記第2導電層、前記絶縁膜及び前記第1導電層を同一のパターンで食刻することにより抵抗素子をそれぞれ形成するとともに、前記周辺回路領域の前記ゲート絶縁膜上に前記第2導電層を残す段階と、
前記抵抗素子の上部及び前記周辺回路領域に形成されている前記第2導電層をパタニングして前記抵抗素子の表面を部分的に露出させるキャッピング層及び前記周辺回路領域のゲート電極を形成する段階とを含むことを特徴とする不揮発性メモリ素子の製造方法。 - 半導体基板上に第1導電層を形成する段階と、
前記第1導電層をパタニングしてメモリセル領域には浮遊ゲートパターンを、前記メモリセル領域を取り囲む周辺回路領域、又は前記メモリセル領域と前記周辺回路領域との境界領域の少なくともいずれか一方には抵抗パターンを形成する段階と、
前記浮遊ゲートパターン及び前記抵抗パターン上に絶縁膜を形成する段階と、
前記絶縁膜が形成されている結果物上に第2導電層を形成する段階と、
前記メモリセル領域には前記第2導電層、前記絶縁膜及び前記第1導電層を同一のパターンで食刻することにより不揮発性メモリ素子のゲート電極を、前記周辺回路領域又は前記境界領域の少なくともいずれか一方には前記第2導電層、前記絶縁膜及び前記第1導電層を同一のパターンで食刻することにより抵抗素子をそれぞれ形成する段階と、
前記抵抗素子上に形成されている前記第2導電層をパタニングして前記抵抗素子の表面を部分的に露出させるキャッピング層を形成する段階とを含むことを特徴とする不揮発性メモリ素子の製造方法。 - 前記第1導電層及び前記第2導電層は多結晶シリコン層で形成することを特徴とする請求項4に記載の不揮発性メモリ素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950007590A KR0144906B1 (ko) | 1995-03-31 | 1995-03-31 | 불휘발성 메모리 소자 및 그 제조방법 |
KR1995P7590 | 1995-03-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08274283A JPH08274283A (ja) | 1996-10-18 |
JP3911043B2 true JP3911043B2 (ja) | 2007-05-09 |
Family
ID=19411363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06056396A Expired - Fee Related JP3911043B2 (ja) | 1995-03-31 | 1996-03-18 | 不揮発性メモリ素子及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5789293A (ja) |
JP (1) | JP3911043B2 (ja) |
KR (1) | KR0144906B1 (ja) |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69625169D1 (de) * | 1996-01-22 | 2003-01-16 | St Microelectronics Srl | Herstellung von natürlichen Transistoren in einem Verfahren für nichtflüchtige Speicher |
JP3665426B2 (ja) | 1996-07-17 | 2005-06-29 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
JPH10308497A (ja) * | 1997-05-08 | 1998-11-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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US6967372B2 (en) | 2001-04-10 | 2005-11-22 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers |
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KR101562020B1 (ko) * | 2010-02-22 | 2015-10-21 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
TWI490982B (zh) | 2011-08-16 | 2015-07-01 | Maxchip Electronics Corp | 半導體結構及其製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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FR2687095B1 (fr) * | 1992-02-06 | 1995-06-09 | Vetrotex France Sa | Procede de fabrication d'un fil composite et produits composites obtenus a partir dudit fil. |
JPH05304277A (ja) * | 1992-04-28 | 1993-11-16 | Rohm Co Ltd | 半導体装置の製法 |
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-
1995
- 1995-03-31 KR KR1019950007590A patent/KR0144906B1/ko not_active IP Right Cessation
-
1996
- 1996-03-18 JP JP06056396A patent/JP3911043B2/ja not_active Expired - Fee Related
- 1996-11-27 US US08/757,247 patent/US5789293A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08274283A (ja) | 1996-10-18 |
KR0144906B1 (ko) | 1998-07-01 |
US5789293A (en) | 1998-08-04 |
KR960036027A (ko) | 1996-10-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060201 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
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