JP4245085B2 - 不揮発性メモリ装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置及びその製造方法に係り、特に不揮発性メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリ装置は、通常、フロ−ティングゲ−トとコントロ−ルゲ−トとからなるゲ−ト電極と、ソ−スと、ドレインで構成される１つのトランジスタが１つのメモリセルを構成する。フロ−ティングゲ−トはデ−タを保持し、コントロ−ルゲ−トはフロ−ティングゲ−トを制御する。
【０００３】
一般の不揮発性メモリセルの動作は、フロ−ティングゲ−トからソ−ス、ドレイン及びバルク（チャネル）に電子を引き抜いてセルのスレショルド電圧（ＶTH）を下げる消去動作、チャネルホットエレクトロンをフロ−ティングゲ−トに注入することによってセルのスレショルド電圧を高めるプログラム動作及びセルの消去状態又はプログラム状態を読み出す読出し動作からなる。
【０００４】
このようなプログラム動作及び消去動作のためにメモリセルに印加される電圧は、周辺回路領域に形成される抵抗の抵抗値によって決定される。通常、半導体メモリ装置における抵抗は導電層、例えば多結晶シリコンからなり、その抵抗値は抵抗を構成する導電層の大きさとド−ピング濃度によって定まる。
【０００５】
多結晶シリコン抵抗の形成方法、特に不揮発性メモリ装置の抵抗形成方法が米国特許第４３６７５８０号（発明者：Daniel C. Cuterman, 出願人：Texas Instruments)に記載されている。
【０００６】
この米国特許において、ポリシリコン抵抗素子は、ＭＯＳ集積回路で、一般の二重ポリシリコン工程と違って、別途のマスク及び食刻工程が不要な方法によって形成される。抵抗はＦＡＭＯＳ素子においてフロ−ティングゲ−トを形成する第１レベルポリシリコンに限定される。抵抗は抵抗マスクが生成されると同時にＦＡＭＯＳ用のコントロ−ルゲ−トを限定するようパタニングされた第２レベルポリシリコンによってマスクされる。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、製造収率を下げるストリンガ−の発生を抑制した構造を有する不揮発性メモリ装置を提供することにある。
【０００８】
本発明の他の目的は、ストリンガ−の発生を抑制すると共に、素子のスル−プットを低下させるミスアラインのマ−ジンを改善し得る不揮発性メモリ装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するためになされた本発明の不揮発性メモリ装置は、メモリセル領域内に形成され、第１導電層からなるフローティングゲートと、該フローティングゲート上に形成された第１層間絶縁層と、該第１層間絶縁層上に形成され第２導電層からなるコントロールゲートと、を具備する不揮発性メモリセルのゲートと、周辺回路領域内に形成された第１導電層からなる抵抗層と、前記抵抗層上に第１層間絶縁層を介して配された第２導電層からなるキャッピング層と、を具備し、前記キャッピング層、前記第１層間絶縁層、及び前記抵抗層が１回の食刻工程で順にパタニングされることにより前記キャッピング層が前記抵抗層と略同一の大きさで形成され、前記キャッピング層には第１コンタクトホールが形成されて該キャッピング層上に第２層間絶縁層が形成され、前記抵抗層の側部にはストリンガーが存在せず該第２層間絶縁層が接触していることを特徴とする。
【００１１】
上記の他の目的を達成するためになされた本発明の不揮発性メモリ装置の製造方法は、メモリセル領域と周辺回路領域とに分けられた半導体基板上に第１導電層を形成する第１工程と、前記第１導電層をパタニングして、メモリセル領域にフローティングゲートの形成のための第１導電層パターンを形成する第２工程と、前記第１導電層パターンの形成された結果物の全面に第１層間絶縁層及び第２導電層を形成する第３工程と、前記メモリセル領域及び周辺回路領域の前記第２導電層、第１層間絶縁層、及び第１導電層パタ−ンを同時に食刻して、前記メモリセル領域にはコントロールゲート、第１層間絶縁層、及びフローティングゲートからなる不揮発性メモリセルのゲートを形成し、前記周辺回路領域には抵抗層、第１層間絶縁層、及び該抵抗層と同一の大きさを有するキャッピング層を形成する第４工程と、前記キャッピング層に第１コンタクトホールを形成して該キャッピング層上に第２層間絶縁層を形成する第５工程と、を含み、前記抵抗層の側部にはストリンガーが存在せず前記第２層間絶縁層が接触し、前記第２導電層は、多結晶シリコン及び金属シリサイド層を積層してなることを特徴とする。
【００１２】
このように、本発明に拠れば、キャッピング層と抵抗層を同時にパタニングして抵抗層と略同一の大きさに形成する。これによって、キャッピング層を形成するための導電層のパタニングの際に、抵抗層の側壁に導電物が残存することを抑制することができる。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好適な実施の形態を詳細に説明する。
【００１４】
図１及び図２に示すように、本発明に係る不揮発性メモリ装置の第１及び第２実施の形態によれば、メモリセル領域内の半導体基板５０，７０上にゲ−ト６１，８１が形成される。ゲ−ト６１，８１はフロ−ティングゲ−ト５６ａ，７６ａ、絶縁層５８，７８及びコントロ−ルゲ−ト６０ａ，８０ａを具備する。一方、周辺回路領域内の半導体基板５０，７０上には、フロ−ティングゲ−ト５６ａ，７６ａと同一の導電層からなる抵抗層５６ｂ，７６ｂが形成され、その上に、コントロ−ルゲ−ト６０ａ，８０ａと同一の導電層からなるキャッピング層６０ｂ，８０ｂが絶縁層５８，７８を介在して形成されている。
【００１５】
キャッピング層は、抵抗層５６ｂより大きく形成しても良いし（第１の実施の形態、図１の６０ｂ参照）、抵抗層７６ｂと同一の大きさに形成しても良い（第２の実施の形態、図２の８０ｂ参照）。キャッピング層６０ｂ，８０ｂ内にはこれを貫く第１コンタクトホ−ルｈ1 ，ｍ1 が夫々形成されている。この第１コンタクトホ−ルｈ１，ｍ1 内には層間絶縁層６６，８６と、これを貫通する第２コンタクトホ−ルｈ２，ｍ２とが夫々形成され、この第２コンタクトホ−ルｈ２，ｍ２を通じて抵抗層５６ｂ，７６ｂと金属層６８，８８とが夫々接続されている。
【００１６】
なお、５２，７２は、活性領域と素子分離膜とを限定するためのフィ−ルド酸化膜、５３，７３はフィ−ルド酸化膜の下に形成されたチャネル阻止層である。
【００１７】
前述のように、キャッピング層は、抵抗層より大きく形成され（図１のキャッピング層６０ｂ及び抵抗層５６ｂを参照）又は抵抗層と同一の大きさに形成（図２のキャッピング層８０ｂ及び抵抗層７６ｂを参照）される。したがって、キャッピング層６０ｂ，８０ｂを形成するための導電層のパタニング時に、抵抗層５６ｂ，７６ｂが露出されない。その結果、抵抗層５６ｂ，７６ｂの側壁に多結晶シリコンなどの導電物が残存することがない。
【００１８】
図３Ａ乃至３Ｅは、本発明の第１の実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。
【００１９】
図３Ａは、第１導電層パタ−ン５６及び抵抗層５６ｂを形成する工程を示す図である。この工程では、先ず、メモリセル領域と周辺回路領域とに区分された半導体基板５０、例えばＰ型の半導体基板に、活性領域と素子分離領域とを限定するためのフィ−ルド酸化膜５２を形成し、該活性領域に通常の熱酸化方法を用いてゲ−ト酸化膜５４を形成する。次いで、ゲ−ト酸化膜５４の形成された結果物の全面に導電物、例えば多結晶シリコンを堆積（deposit)して第１導電層を形成し、不純物を注入して導電性を調節した後に、該第１導電層をパタニングし、メモリセル領域にはフロ−ティングゲ−トの形成のための第１導電層パタ−ン５６を、周辺回路領域には抵抗層５６ｂを形成する。
【００２０】
ここで、フィ−ルド酸化膜５２を形成した後に、不純物をイオン注入してフィ−ルド酸化膜５２の下にチャンネル阻止層５３、例えばＰ＋チャンネル阻止層を形成することが好ましい。
【００２１】
ゲ−ト酸化膜５４は、例えば熱酸化法のうち乾式酸化法を用いて、例えば９０Å程度の厚さに形成し、抵抗層５６ｂの形成のための第１導電層は、例えば多結晶シリコンを、例えば低圧化学気相蒸着法（以下、ＬＰＣＶＤ法という）を用いて１５００Å程度の厚さに堆積して形成する。
【００２２】
抵抗層５６ａの抵抗値は、第１導電層に注入される不純物の注入量によるが、第１導電層が５５Ω／□程度のシート抵抗を有するように不純物、例えば燐 (phosphrus)を注入することが好ましい。
【００２３】
図３Ｂは、絶縁層５８及び第２導電層６０を形成する工程を示す図である。この工程では、先ず、第１導電層パタ−ン５６及び抵抗層５６ｂが形成された結果物の全面に酸化膜／窒化膜／酸化膜（ＯＮＯ）を積層して絶縁層５８を形成し、この絶縁層５８上に導電物質を堆積して第２導電層６０を形成する。次いで、第２導電層６０上にフォトレジストを塗布した後に、これをパタニングして第１フォトレジストパタ−ン６２を形成する。
【００２４】
第１フォトレジストパタ−ン６２は、コントロ−ルゲ−トの形成のための食刻マスクとして用いられるが、コントロ−ルゲ−トの形成される部分と周辺回路領域の全体とを覆うよう形成される。
【００２５】
第２導電層６０は、多結晶シリコンで形成し、その抵抗を低くするための不純物を注入した後に、この多結晶シリコン層上にゲ−ト電極の抵抗を低くするための低抵抗物質層、例えばタングステンシリサイド（ＷＳｉｘ) 層を積層して形成することが好ましい。
【００２６】
ここで、この多結晶シリコンは、例えばＬＰＣＶＤを用いて１５００Å程度の厚さに形成し、前記不純物の注入は、この多結晶シリコン層が５５Ω／□程度のシート抵抗を有するように行い、タングステンシリサイド層は、プラズマを利用した化学気相蒸着法（以下、ＰＥＣＶＤ法という）を用いて１５００Åの厚さに形成することが好ましい。
【００２７】
絶縁層５８は、例えば乾式酸化法を用いて８０Å程度の厚さに酸化膜を形成し、続いてＬＰＣＶＤ法を用いて１２０Å程度の窒化膜を蒸着した後に、湿式酸化法で４０〜５０Å程度の窒化膜を形成することによってなる。
【００２８】
ここで、絶縁層５８は、第２導電層６０を形成する前にパタニングして、第１導電層パタ−ン５６及び抵抗層５６ｂの上部にのみ限定しても良い。
【００２９】
図３Ｃは、メモリセル領域のゲ−ト６１を形成する工程を示す図である。この工程では、第１フォトレジストパタ−ン６２を用いてメモリセル領域の第２導電層６０、絶縁層５８及び第１導電層５６を食刻し、その後、第１フォトレジストパタ−ン６２を取り除くことによって、メモリセル領域にコントロ−ルゲ−ト６０ａ、絶縁層５８及びフロ−ティングゲ−ト５６ａからなる不揮発性メモリセルのゲ−ト６１を形成する。
【００３０】
図３Ｄは、キャッピング層６０ｂ及び第１コンタクトホ−ルｈ1 を形成する工程を示す図である。この工程では、先ず、上記の結果物の全面にフォトレジストを塗布し、これをパタニングして、キャッピング層６０ｂ及び第１コンタクトホ−ルｈ１の形成時に食刻マスクとして用いられる第２フォトレジストパタ−ン６４を形成する。この際、メモリセル領域は第２フォトレジストパタ−ン６４によって覆われている。
【００３１】
第２フォトレジストパタ−ン６４は、後続工程で形成されるキャッピング層６０ｂが抵抗層５６ｂを十分に覆うように、抵抗層５６ｂより大きく形成され、さらにキャッピング層６０ｂ内に第１コンタクトホ−ルｈ１が形成されるように、その一部が開口されている。
【００３２】
次いで、第２フォトレジストパタ−ン６４を食刻マスクとして周辺回路領域内に残存する第２導電層６０（図３Ｃ参照）をパタニングすることによって、抵抗層５６ｂ上に、該抵抗層５６ｂより大きいキャッピング層６０ｂを形成すると共にキャッピング層６０ｂ内に絶縁層５８を部分的に露出させる第１コンタクトホ−ルｈ1 を形成する。この際、周辺回路領域のトランジスタのゲ−ト（図示せず）も共に形成する。
【００３３】
キャッピング層６０ｂは、多結晶シリコンに不純物をド−ピングして形成された抵抗層５６ｂの抵抗値を一定に保つためのものであって、後続の工程において、他の層、例えばＢＰＳＧ層のように不純物のド−ピングされた酸化膜から、抵抗層５６ｂへ不純物が拡散されるのを防止する。
【００３４】
このように、キャッピング層６０ｂが抵抗層５６ｂより大きく形成されて抵抗層５６ｂの側壁を覆うため、キャッピング層の形成のためのパタニング時に、抵抗層５６ｂの側壁に従来のようなストリンガ−が発生しない。
【００３５】
図３Ｅは、第２コンタクトホ−ルｈ２及び金属層６８を形成する工程を示す図である。この工程では、先ず、第２フォトレジストパタ−ン６４を取り除いた後に、その結果物の全面に不純物イオンを注入してメモリセルトランジスタ及び周辺回路トランジスタのソ−ス／ドレイン（図示せず）を形成する。次いで、絶縁物、例えば酸化物を堆積し、これに平坦化工程を施して層間絶縁層（平坦化層）６６を形成する。次いで、層間絶縁層６６及び絶縁層５８を部分的に食刻して抵抗層５６ｂを部分的に露出させる第２コンタクトホ−ルｈ２を形成した後に、その結果物上に導電物、例えばアルミニウムを塗布しパタニングして金属層、例えば抵抗層５６ｂと電気的に接続される金属層６８を形成する。
【００３６】
第２コンタクトホ−ルｈ２は、図３Ｅに示したように、第１コンタクトホ−ルｈ1 内に形成するのが好ましく、また、湿式食刻及び乾式食刻を併用することによってその上端部を下端部より広く形成して段差塗布性を向上させることが好ましい。
【００３７】
層間絶縁層６６は、酸化物、例えば高温酸化物（ＨＴＯ）を約１０００Å程度の厚さに堆積した後に、その上に流動性の絶縁物、例えばＢＰＳＧのような不純物のド−ピングされた酸化物を約６０００Å程度の厚さに堆積し、炉でＢＰＳＧのリフロ−工程を施すことにより形成することができる。
【００３８】
金属層６８は、アルミニウムを約８０００Å程度の厚さに堆積して形成することが好ましい。
【００３９】
以上、本発明の第１の実施の形態によれば、抵抗層５６ｂの抵抗値を一定に保つためのキャッピング層６０ｂを、抵抗層５６ｂの側壁を取り囲むことができる大きさに形成するため、キャッピング層６０ｂの形成のための異方性食刻時において、抵抗層５６ｂの側壁にキャッピングストリンガ−が発生しない。
【００４０】
さらに、コントロ−ルゲ−ト５６ａとフロ−ティングゲ−ト６０ａが同一の写真工程で形成されるため、素子のスル−プットを低下させるミスアラインのマジ−ンが改善される。
【００４１】
図４Ａ乃至図４Ｄは、本発明の第２の実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。この第２の実施の形態によれば、周辺回路領域の抵抗層及びキャッピング層を１回の食刻工程で形成することによって、抵抗層の側壁にキャッピング層ストリンガ−が発生することを回避することができる。
【００４２】
図４Ａは、第１導電層パターン７６、絶縁層７８及び第２導電層８０を形成する工程を示す図である。メモリセル領域と周辺回路領域とに区分された半導体基板７０上にフィ−ルド酸化膜７２及びゲ−ト酸化膜７４を形成する工程は、第１の実施の形態に係る工程と同様である。この工程の後、ゲ−ト酸化膜７４の形成された結果物の全面に導電物を堆積して第１導電層を形成した後に、これをパタニングすることによってメモリセル領域のフロ−ティングゲ−トを形成するための第１導電層パタ−ン７６を形成する。この際、周辺回路領域は食刻マスク（図示せず）によって覆っておき、第１導電層のパタニングを行わない。
【００４３】
次いで、この結果物の全面に絶縁層７８及び第２導電層８０を順に形成し、その上にフォトレジストを塗布した後に、これをパタニングしてメモリセル領域のゲ−トと周辺回路領域の抵抗層が形成される領域を限定する第１フォトレジストパタ−ン８２を形成する。
【００４４】
ここで、第１の実施の形態と同様に、フィ−ルド酸化膜７２を形成した後に、不純物をイオン注入してフィ−ルド酸化膜７２の下にチャンネル阻止層７３を形成しても良いし、第１導電層に不純物を注入することにより該第１導電層が一定のシート抵抗を有するようにしても良い。
【００４５】
図４Ｂは、メモリセルのゲ−ト８１、抵抗層７６ｂ及びキャッピング層８０ｂを形成する工程を示す図である。この工程では、先ず、第１フォトレジストパタ−ン８２をマスクとして、図４Ａに示すメモリセル領域及び周辺回路領域の第２導電層８０、絶縁層７８及び第１導電層パターン７６を順に食刻した後に、第１フォトレジストパタ−ン８２を取り除く。これによって、メモリセル領域にはコントロ−ルゲ−ト８０ａ、絶縁層７８及びフロ−ティングゲ−ト７６ａからなるメモリセルゲ−ト８１が形成され、周辺回路領域には抵抗層７６ｂ、絶縁層７８及びキャッピング層８０ｂが形成される。
【００４６】
このように、この実施の形態に拠れば、１回の食刻工程で周辺回路領域の抵抗層７６ｂ及びキャッピング層８０ｂが同時に形成されるため、従来のようなキャッピング層ストリンガ−が発生しない。ここで、キャッピング層８０ｂは、第１の実施の形態における役割と同一の役割を有し、また、抵抗層７６ｂと同一の大きさに形成される。
【００４７】
図４Ｃの第１コンタクトホ−ルｍ１を形成する工程を示す図である。この工程では、先ず、メモリセルのゲ−ト８１及び周辺回路領域の抵抗層７６ｂの形成された結果物の全面にフォトレジストを塗布した後に、これをパタニングして、第２フォトレジストパタ−ン８４を形成する。この第２フォトレジストパタ−ン８４は、キャッピング層８０ｂ内に第１コンタクトホ−ルｍ１を形成すると共に周辺回路領域のゲ−ト（図示せず）を限定するようにパタニングされる。
【００４８】
次いで、第２フォトレジストパタ−ン８４を食刻マスクとして、キャッピング層８０ｂを食刻することによって、絶縁層７８を部分的に露出させる第１コンタクトホ−ルｍ1 と周辺回路トランジスタのゲ−ト（図示せず）を形成する。
【００４９】
図４Ｄは、第２コンタクトホ−ルｍ２及び金属層８８を形成する工程を示す図である。この工程では、先ず、第２フォトレジストパタ−ン８４を取り除いた後に、その結果物の全面に不純物イオンを注入してメモリセルトランジスタ及び周辺回路トランジスタのソ−ス／ドレイン（図示せず）を形成する。次いで、絶縁物、例えば酸化物を堆積し、これに平坦化工程を施して層間絶縁層（平坦化層）８６を形成し、この層間絶縁層８６及び絶縁層７８を部分的に食刻して抵抗層７６ｂを部分的に露出させるコンタクトホ−ルｍ２を形成する。次いで、その結果物上に導電物、例えばアルミニウムを塗布しパタニングして金属層、例えば抵抗層７６ｂと電気的に接続される金属層８８を形成する。
【００５０】
ここで、第２コンタクトホ−ルｍ２、層間絶縁層８６及び金属層８８の形成方法及び使用物質は、第１の実施の形態と同一であることが好ましい。
【００５１】
以上のように、本発明の第２の実施の形態に拠れば、抵抗層７６ｂとキャッピング層８０ｂを１回の食刻工程で同時に形成する。従って、キャッピング層の形成のための異方性食刻工程の際に、抵抗層の側壁にキャッピング層ストリンガ−か発生しない。また、第１の実施の形態と同様に、ミスアラインのマ−ジンが改善される。
【００５２】
本発明は、上記の特定の実施の形態に限定されず、本発明の技術的な思想の範囲内で様々な変形が可能である。
【００５３】
【発明の効果】
本発明に拠れば、ストリンガーの発生が抑制され、ミスアラインのマージンが改善される。
【００５４】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る不揮発性メモリ装置の構造を示す断面図である。
【図２】本発明の第２の実施の形態に係る不揮発性メモリ装置の構造を示す断面図である。
【図３Ａ】本発明の第１の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図３Ｂ】本発明の第１の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図３Ｃ】本発明の第１の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図３Ｄ】本発明の第１の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図３Ｅ】本発明の第１の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図４Ａ】本発明の第２の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図４Ｂ】本発明の第２の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図４Ｃ】本発明の第２の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図４Ｄ】本発明の第２の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【符号の説明】
５０，７０ 半導体基板
５２，７２ フィールド酸化膜
５３，７３ チャネル阻止層
５４，７４ ゲート酸化膜
５６，７６ 第１導電層パターン
５６ａ，７６ａ フロ−ティングゲ−ト
５６ｂ，７６ｂ 抵抗層
５８，７８ 絶縁層
６０，８０ 第２導電層
６０ａ，８０ａ コントロールゲート
６０ｂ，８０ｂ キャッピング層
６１，８１ ゲート
６２，８２ 第１フォトレジストパターン
６４，８４ 第２フォトレジストパターン
６６，８６ 層間絶縁層
６８，８８ 金属層
ｈ１，ｍ１ 第１コンタクトホール
ｈ２，ｍ２ 第２コンタクトホール
【発明の属する技術分野】
本発明は、半導体メモリ装置及びその製造方法に係り、特に不揮発性メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリ装置は、通常、フロ−ティングゲ−トとコントロ−ルゲ−トとからなるゲ−ト電極と、ソ−スと、ドレインで構成される１つのトランジスタが１つのメモリセルを構成する。フロ−ティングゲ−トはデ−タを保持し、コントロ−ルゲ−トはフロ−ティングゲ−トを制御する。
【０００３】
一般の不揮発性メモリセルの動作は、フロ−ティングゲ−トからソ−ス、ドレイン及びバルク（チャネル）に電子を引き抜いてセルのスレショルド電圧（ＶTH）を下げる消去動作、チャネルホットエレクトロンをフロ−ティングゲ−トに注入することによってセルのスレショルド電圧を高めるプログラム動作及びセルの消去状態又はプログラム状態を読み出す読出し動作からなる。
【０００４】
このようなプログラム動作及び消去動作のためにメモリセルに印加される電圧は、周辺回路領域に形成される抵抗の抵抗値によって決定される。通常、半導体メモリ装置における抵抗は導電層、例えば多結晶シリコンからなり、その抵抗値は抵抗を構成する導電層の大きさとド−ピング濃度によって定まる。
【０００５】
多結晶シリコン抵抗の形成方法、特に不揮発性メモリ装置の抵抗形成方法が米国特許第４３６７５８０号（発明者：Daniel C. Cuterman, 出願人：Texas Instruments)に記載されている。
【０００６】
この米国特許において、ポリシリコン抵抗素子は、ＭＯＳ集積回路で、一般の二重ポリシリコン工程と違って、別途のマスク及び食刻工程が不要な方法によって形成される。抵抗はＦＡＭＯＳ素子においてフロ−ティングゲ−トを形成する第１レベルポリシリコンに限定される。抵抗は抵抗マスクが生成されると同時にＦＡＭＯＳ用のコントロ−ルゲ−トを限定するようパタニングされた第２レベルポリシリコンによってマスクされる。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、製造収率を下げるストリンガ−の発生を抑制した構造を有する不揮発性メモリ装置を提供することにある。
【０００８】
本発明の他の目的は、ストリンガ−の発生を抑制すると共に、素子のスル−プットを低下させるミスアラインのマ−ジンを改善し得る不揮発性メモリ装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するためになされた本発明の不揮発性メモリ装置は、メモリセル領域内に形成され、第１導電層からなるフローティングゲートと、該フローティングゲート上に形成された第１層間絶縁層と、該第１層間絶縁層上に形成され第２導電層からなるコントロールゲートと、を具備する不揮発性メモリセルのゲートと、周辺回路領域内に形成された第１導電層からなる抵抗層と、前記抵抗層上に第１層間絶縁層を介して配された第２導電層からなるキャッピング層と、を具備し、前記キャッピング層、前記第１層間絶縁層、及び前記抵抗層が１回の食刻工程で順にパタニングされることにより前記キャッピング層が前記抵抗層と略同一の大きさで形成され、前記キャッピング層には第１コンタクトホールが形成されて該キャッピング層上に第２層間絶縁層が形成され、前記抵抗層の側部にはストリンガーが存在せず該第２層間絶縁層が接触していることを特徴とする。
【００１１】
上記の他の目的を達成するためになされた本発明の不揮発性メモリ装置の製造方法は、メモリセル領域と周辺回路領域とに分けられた半導体基板上に第１導電層を形成する第１工程と、前記第１導電層をパタニングして、メモリセル領域にフローティングゲートの形成のための第１導電層パターンを形成する第２工程と、前記第１導電層パターンの形成された結果物の全面に第１層間絶縁層及び第２導電層を形成する第３工程と、前記メモリセル領域及び周辺回路領域の前記第２導電層、第１層間絶縁層、及び第１導電層パタ−ンを同時に食刻して、前記メモリセル領域にはコントロールゲート、第１層間絶縁層、及びフローティングゲートからなる不揮発性メモリセルのゲートを形成し、前記周辺回路領域には抵抗層、第１層間絶縁層、及び該抵抗層と同一の大きさを有するキャッピング層を形成する第４工程と、前記キャッピング層に第１コンタクトホールを形成して該キャッピング層上に第２層間絶縁層を形成する第５工程と、を含み、前記抵抗層の側部にはストリンガーが存在せず前記第２層間絶縁層が接触し、前記第２導電層は、多結晶シリコン及び金属シリサイド層を積層してなることを特徴とする。
【００１２】
このように、本発明に拠れば、キャッピング層と抵抗層を同時にパタニングして抵抗層と略同一の大きさに形成する。これによって、キャッピング層を形成するための導電層のパタニングの際に、抵抗層の側壁に導電物が残存することを抑制することができる。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好適な実施の形態を詳細に説明する。
【００１４】
図１及び図２に示すように、本発明に係る不揮発性メモリ装置の第１及び第２実施の形態によれば、メモリセル領域内の半導体基板５０，７０上にゲ−ト６１，８１が形成される。ゲ−ト６１，８１はフロ−ティングゲ−ト５６ａ，７６ａ、絶縁層５８，７８及びコントロ−ルゲ−ト６０ａ，８０ａを具備する。一方、周辺回路領域内の半導体基板５０，７０上には、フロ−ティングゲ−ト５６ａ，７６ａと同一の導電層からなる抵抗層５６ｂ，７６ｂが形成され、その上に、コントロ−ルゲ−ト６０ａ，８０ａと同一の導電層からなるキャッピング層６０ｂ，８０ｂが絶縁層５８，７８を介在して形成されている。
【００１５】
キャッピング層は、抵抗層５６ｂより大きく形成しても良いし（第１の実施の形態、図１の６０ｂ参照）、抵抗層７６ｂと同一の大きさに形成しても良い（第２の実施の形態、図２の８０ｂ参照）。キャッピング層６０ｂ，８０ｂ内にはこれを貫く第１コンタクトホ−ルｈ1 ，ｍ1 が夫々形成されている。この第１コンタクトホ−ルｈ１，ｍ1 内には層間絶縁層６６，８６と、これを貫通する第２コンタクトホ−ルｈ２，ｍ２とが夫々形成され、この第２コンタクトホ−ルｈ２，ｍ２を通じて抵抗層５６ｂ，７６ｂと金属層６８，８８とが夫々接続されている。
【００１６】
なお、５２，７２は、活性領域と素子分離膜とを限定するためのフィ−ルド酸化膜、５３，７３はフィ−ルド酸化膜の下に形成されたチャネル阻止層である。
【００１７】
前述のように、キャッピング層は、抵抗層より大きく形成され（図１のキャッピング層６０ｂ及び抵抗層５６ｂを参照）又は抵抗層と同一の大きさに形成（図２のキャッピング層８０ｂ及び抵抗層７６ｂを参照）される。したがって、キャッピング層６０ｂ，８０ｂを形成するための導電層のパタニング時に、抵抗層５６ｂ，７６ｂが露出されない。その結果、抵抗層５６ｂ，７６ｂの側壁に多結晶シリコンなどの導電物が残存することがない。
【００１８】
図３Ａ乃至３Ｅは、本発明の第１の実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。
【００１９】
図３Ａは、第１導電層パタ−ン５６及び抵抗層５６ｂを形成する工程を示す図である。この工程では、先ず、メモリセル領域と周辺回路領域とに区分された半導体基板５０、例えばＰ型の半導体基板に、活性領域と素子分離領域とを限定するためのフィ−ルド酸化膜５２を形成し、該活性領域に通常の熱酸化方法を用いてゲ−ト酸化膜５４を形成する。次いで、ゲ−ト酸化膜５４の形成された結果物の全面に導電物、例えば多結晶シリコンを堆積（deposit)して第１導電層を形成し、不純物を注入して導電性を調節した後に、該第１導電層をパタニングし、メモリセル領域にはフロ−ティングゲ−トの形成のための第１導電層パタ−ン５６を、周辺回路領域には抵抗層５６ｂを形成する。
【００２０】
ここで、フィ−ルド酸化膜５２を形成した後に、不純物をイオン注入してフィ−ルド酸化膜５２の下にチャンネル阻止層５３、例えばＰ＋チャンネル阻止層を形成することが好ましい。
【００２１】
ゲ−ト酸化膜５４は、例えば熱酸化法のうち乾式酸化法を用いて、例えば９０Å程度の厚さに形成し、抵抗層５６ｂの形成のための第１導電層は、例えば多結晶シリコンを、例えば低圧化学気相蒸着法（以下、ＬＰＣＶＤ法という）を用いて１５００Å程度の厚さに堆積して形成する。
【００２２】
抵抗層５６ａの抵抗値は、第１導電層に注入される不純物の注入量によるが、第１導電層が５５Ω／□程度のシート抵抗を有するように不純物、例えば燐 (phosphrus)を注入することが好ましい。
【００２３】
図３Ｂは、絶縁層５８及び第２導電層６０を形成する工程を示す図である。この工程では、先ず、第１導電層パタ−ン５６及び抵抗層５６ｂが形成された結果物の全面に酸化膜／窒化膜／酸化膜（ＯＮＯ）を積層して絶縁層５８を形成し、この絶縁層５８上に導電物質を堆積して第２導電層６０を形成する。次いで、第２導電層６０上にフォトレジストを塗布した後に、これをパタニングして第１フォトレジストパタ−ン６２を形成する。
【００２４】
第１フォトレジストパタ−ン６２は、コントロ−ルゲ−トの形成のための食刻マスクとして用いられるが、コントロ−ルゲ−トの形成される部分と周辺回路領域の全体とを覆うよう形成される。
【００２５】
第２導電層６０は、多結晶シリコンで形成し、その抵抗を低くするための不純物を注入した後に、この多結晶シリコン層上にゲ−ト電極の抵抗を低くするための低抵抗物質層、例えばタングステンシリサイド（ＷＳｉｘ) 層を積層して形成することが好ましい。
【００２６】
ここで、この多結晶シリコンは、例えばＬＰＣＶＤを用いて１５００Å程度の厚さに形成し、前記不純物の注入は、この多結晶シリコン層が５５Ω／□程度のシート抵抗を有するように行い、タングステンシリサイド層は、プラズマを利用した化学気相蒸着法（以下、ＰＥＣＶＤ法という）を用いて１５００Åの厚さに形成することが好ましい。
【００２７】
絶縁層５８は、例えば乾式酸化法を用いて８０Å程度の厚さに酸化膜を形成し、続いてＬＰＣＶＤ法を用いて１２０Å程度の窒化膜を蒸着した後に、湿式酸化法で４０〜５０Å程度の窒化膜を形成することによってなる。
【００２８】
ここで、絶縁層５８は、第２導電層６０を形成する前にパタニングして、第１導電層パタ−ン５６及び抵抗層５６ｂの上部にのみ限定しても良い。
【００２９】
図３Ｃは、メモリセル領域のゲ−ト６１を形成する工程を示す図である。この工程では、第１フォトレジストパタ−ン６２を用いてメモリセル領域の第２導電層６０、絶縁層５８及び第１導電層５６を食刻し、その後、第１フォトレジストパタ−ン６２を取り除くことによって、メモリセル領域にコントロ−ルゲ−ト６０ａ、絶縁層５８及びフロ−ティングゲ−ト５６ａからなる不揮発性メモリセルのゲ−ト６１を形成する。
【００３０】
図３Ｄは、キャッピング層６０ｂ及び第１コンタクトホ−ルｈ1 を形成する工程を示す図である。この工程では、先ず、上記の結果物の全面にフォトレジストを塗布し、これをパタニングして、キャッピング層６０ｂ及び第１コンタクトホ−ルｈ１の形成時に食刻マスクとして用いられる第２フォトレジストパタ−ン６４を形成する。この際、メモリセル領域は第２フォトレジストパタ−ン６４によって覆われている。
【００３１】
第２フォトレジストパタ−ン６４は、後続工程で形成されるキャッピング層６０ｂが抵抗層５６ｂを十分に覆うように、抵抗層５６ｂより大きく形成され、さらにキャッピング層６０ｂ内に第１コンタクトホ−ルｈ１が形成されるように、その一部が開口されている。
【００３２】
次いで、第２フォトレジストパタ−ン６４を食刻マスクとして周辺回路領域内に残存する第２導電層６０（図３Ｃ参照）をパタニングすることによって、抵抗層５６ｂ上に、該抵抗層５６ｂより大きいキャッピング層６０ｂを形成すると共にキャッピング層６０ｂ内に絶縁層５８を部分的に露出させる第１コンタクトホ−ルｈ1 を形成する。この際、周辺回路領域のトランジスタのゲ−ト（図示せず）も共に形成する。
【００３３】
キャッピング層６０ｂは、多結晶シリコンに不純物をド−ピングして形成された抵抗層５６ｂの抵抗値を一定に保つためのものであって、後続の工程において、他の層、例えばＢＰＳＧ層のように不純物のド−ピングされた酸化膜から、抵抗層５６ｂへ不純物が拡散されるのを防止する。
【００３４】
このように、キャッピング層６０ｂが抵抗層５６ｂより大きく形成されて抵抗層５６ｂの側壁を覆うため、キャッピング層の形成のためのパタニング時に、抵抗層５６ｂの側壁に従来のようなストリンガ−が発生しない。
【００３５】
図３Ｅは、第２コンタクトホ−ルｈ２及び金属層６８を形成する工程を示す図である。この工程では、先ず、第２フォトレジストパタ−ン６４を取り除いた後に、その結果物の全面に不純物イオンを注入してメモリセルトランジスタ及び周辺回路トランジスタのソ−ス／ドレイン（図示せず）を形成する。次いで、絶縁物、例えば酸化物を堆積し、これに平坦化工程を施して層間絶縁層（平坦化層）６６を形成する。次いで、層間絶縁層６６及び絶縁層５８を部分的に食刻して抵抗層５６ｂを部分的に露出させる第２コンタクトホ−ルｈ２を形成した後に、その結果物上に導電物、例えばアルミニウムを塗布しパタニングして金属層、例えば抵抗層５６ｂと電気的に接続される金属層６８を形成する。
【００３６】
第２コンタクトホ−ルｈ２は、図３Ｅに示したように、第１コンタクトホ−ルｈ1 内に形成するのが好ましく、また、湿式食刻及び乾式食刻を併用することによってその上端部を下端部より広く形成して段差塗布性を向上させることが好ましい。
【００３７】
層間絶縁層６６は、酸化物、例えば高温酸化物（ＨＴＯ）を約１０００Å程度の厚さに堆積した後に、その上に流動性の絶縁物、例えばＢＰＳＧのような不純物のド−ピングされた酸化物を約６０００Å程度の厚さに堆積し、炉でＢＰＳＧのリフロ−工程を施すことにより形成することができる。
【００３８】
金属層６８は、アルミニウムを約８０００Å程度の厚さに堆積して形成することが好ましい。
【００３９】
以上、本発明の第１の実施の形態によれば、抵抗層５６ｂの抵抗値を一定に保つためのキャッピング層６０ｂを、抵抗層５６ｂの側壁を取り囲むことができる大きさに形成するため、キャッピング層６０ｂの形成のための異方性食刻時において、抵抗層５６ｂの側壁にキャッピングストリンガ−が発生しない。
【００４０】
さらに、コントロ−ルゲ−ト５６ａとフロ−ティングゲ−ト６０ａが同一の写真工程で形成されるため、素子のスル−プットを低下させるミスアラインのマジ−ンが改善される。
【００４１】
図４Ａ乃至図４Ｄは、本発明の第２の実施の形態に係る不揮発性メモリ装置の製造方法を説明するための断面図である。この第２の実施の形態によれば、周辺回路領域の抵抗層及びキャッピング層を１回の食刻工程で形成することによって、抵抗層の側壁にキャッピング層ストリンガ−が発生することを回避することができる。
【００４２】
図４Ａは、第１導電層パターン７６、絶縁層７８及び第２導電層８０を形成する工程を示す図である。メモリセル領域と周辺回路領域とに区分された半導体基板７０上にフィ−ルド酸化膜７２及びゲ−ト酸化膜７４を形成する工程は、第１の実施の形態に係る工程と同様である。この工程の後、ゲ−ト酸化膜７４の形成された結果物の全面に導電物を堆積して第１導電層を形成した後に、これをパタニングすることによってメモリセル領域のフロ−ティングゲ−トを形成するための第１導電層パタ−ン７６を形成する。この際、周辺回路領域は食刻マスク（図示せず）によって覆っておき、第１導電層のパタニングを行わない。
【００４３】
次いで、この結果物の全面に絶縁層７８及び第２導電層８０を順に形成し、その上にフォトレジストを塗布した後に、これをパタニングしてメモリセル領域のゲ−トと周辺回路領域の抵抗層が形成される領域を限定する第１フォトレジストパタ−ン８２を形成する。
【００４４】
ここで、第１の実施の形態と同様に、フィ−ルド酸化膜７２を形成した後に、不純物をイオン注入してフィ−ルド酸化膜７２の下にチャンネル阻止層７３を形成しても良いし、第１導電層に不純物を注入することにより該第１導電層が一定のシート抵抗を有するようにしても良い。
【００４５】
図４Ｂは、メモリセルのゲ−ト８１、抵抗層７６ｂ及びキャッピング層８０ｂを形成する工程を示す図である。この工程では、先ず、第１フォトレジストパタ−ン８２をマスクとして、図４Ａに示すメモリセル領域及び周辺回路領域の第２導電層８０、絶縁層７８及び第１導電層パターン７６を順に食刻した後に、第１フォトレジストパタ−ン８２を取り除く。これによって、メモリセル領域にはコントロ−ルゲ−ト８０ａ、絶縁層７８及びフロ−ティングゲ−ト７６ａからなるメモリセルゲ−ト８１が形成され、周辺回路領域には抵抗層７６ｂ、絶縁層７８及びキャッピング層８０ｂが形成される。
【００４６】
このように、この実施の形態に拠れば、１回の食刻工程で周辺回路領域の抵抗層７６ｂ及びキャッピング層８０ｂが同時に形成されるため、従来のようなキャッピング層ストリンガ−が発生しない。ここで、キャッピング層８０ｂは、第１の実施の形態における役割と同一の役割を有し、また、抵抗層７６ｂと同一の大きさに形成される。
【００４７】
図４Ｃの第１コンタクトホ−ルｍ１を形成する工程を示す図である。この工程では、先ず、メモリセルのゲ−ト８１及び周辺回路領域の抵抗層７６ｂの形成された結果物の全面にフォトレジストを塗布した後に、これをパタニングして、第２フォトレジストパタ−ン８４を形成する。この第２フォトレジストパタ−ン８４は、キャッピング層８０ｂ内に第１コンタクトホ−ルｍ１を形成すると共に周辺回路領域のゲ−ト（図示せず）を限定するようにパタニングされる。
【００４８】
次いで、第２フォトレジストパタ−ン８４を食刻マスクとして、キャッピング層８０ｂを食刻することによって、絶縁層７８を部分的に露出させる第１コンタクトホ−ルｍ1 と周辺回路トランジスタのゲ−ト（図示せず）を形成する。
【００４９】
図４Ｄは、第２コンタクトホ−ルｍ２及び金属層８８を形成する工程を示す図である。この工程では、先ず、第２フォトレジストパタ−ン８４を取り除いた後に、その結果物の全面に不純物イオンを注入してメモリセルトランジスタ及び周辺回路トランジスタのソ−ス／ドレイン（図示せず）を形成する。次いで、絶縁物、例えば酸化物を堆積し、これに平坦化工程を施して層間絶縁層（平坦化層）８６を形成し、この層間絶縁層８６及び絶縁層７８を部分的に食刻して抵抗層７６ｂを部分的に露出させるコンタクトホ−ルｍ２を形成する。次いで、その結果物上に導電物、例えばアルミニウムを塗布しパタニングして金属層、例えば抵抗層７６ｂと電気的に接続される金属層８８を形成する。
【００５０】
ここで、第２コンタクトホ−ルｍ２、層間絶縁層８６及び金属層８８の形成方法及び使用物質は、第１の実施の形態と同一であることが好ましい。
【００５１】
以上のように、本発明の第２の実施の形態に拠れば、抵抗層７６ｂとキャッピング層８０ｂを１回の食刻工程で同時に形成する。従って、キャッピング層の形成のための異方性食刻工程の際に、抵抗層の側壁にキャッピング層ストリンガ−か発生しない。また、第１の実施の形態と同様に、ミスアラインのマ−ジンが改善される。
【００５２】
本発明は、上記の特定の実施の形態に限定されず、本発明の技術的な思想の範囲内で様々な変形が可能である。
【００５３】
【発明の効果】
本発明に拠れば、ストリンガーの発生が抑制され、ミスアラインのマージンが改善される。
【００５４】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る不揮発性メモリ装置の構造を示す断面図である。
【図２】本発明の第２の実施の形態に係る不揮発性メモリ装置の構造を示す断面図である。
【図３Ａ】本発明の第１の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図３Ｂ】本発明の第１の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図３Ｃ】本発明の第１の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図３Ｄ】本発明の第１の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図３Ｅ】本発明の第１の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図４Ａ】本発明の第２の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図４Ｂ】本発明の第２の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図４Ｃ】本発明の第２の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【図４Ｄ】本発明の第２の実施の形態に係る不揮発性メモリ装置の製造工程を示す断面図である。
【符号の説明】
５０，７０ 半導体基板
５２，７２ フィールド酸化膜
５３，７３ チャネル阻止層
５４，７４ ゲート酸化膜
５６，７６ 第１導電層パターン
５６ａ，７６ａ フロ−ティングゲ−ト
５６ｂ，７６ｂ 抵抗層
５８，７８ 絶縁層
６０，８０ 第２導電層
６０ａ，８０ａ コントロールゲート
６０ｂ，８０ｂ キャッピング層
６１，８１ ゲート
６２，８２ 第１フォトレジストパターン
６４，８４ 第２フォトレジストパターン
６６，８６ 層間絶縁層
６８，８８ 金属層
ｈ１，ｍ１ 第１コンタクトホール
ｈ２，ｍ２ 第２コンタクトホール
Claims (5)
- メモリセル領域内に形成され、第１導電層からなるフローティングゲートと、該フローティングゲート上に形成された第１層間絶縁層と、該第１層間絶縁層上に形成され第２導電層からなるコントロールゲートと、を具備する不揮発性メモリセルのゲートと、
周辺回路領域内に形成された第１導電層からなる抵抗層と、
前記抵抗層上に第１層間絶縁層を介して配された第２導電層からなるキャッピング層と、を具備し、
前記キャッピング層、前記第１層間絶縁層、及び前記抵抗層が１回の食刻工程で順にパタニングされることにより前記キャッピング層が前記抵抗層と略同一の大きさで形成され、
前記キャッピング層には第１コンタクトホールが形成されて該キャッピング層上に第２層間絶縁層が形成され、前記抵抗層の側部にはストリンガーが存在せず該第２層間絶縁層が接触していることを特徴とする不揮発性メモリ装置。 - 前記第２層間絶縁層上に形成された金属層をさらに具備し、
前記第１コンタクトホ−ルを貫くようにして前記第２層間絶縁層に第２コンタクトホ−ルが形成され、前記第２コンタクトホ−ルを通じて前記金属層と抵抗層とが電気的に接続されていることを特徴とする請求項１に記載の不揮発性メモリ装置。 - 前記第１導電層は不純物が注入された多結晶シリコン膜であり、前記第１層間絶縁層は酸化膜／窒化膜／酸化膜よりなることを特徴とする請求項１又は請求項２に記載の不揮発性メモリ装置。
- 前記第２導電層は、多結晶シリコン層及び金属シリサイド層が積層されてなることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性メモリ装置。
- メモリセル領域と周辺回路領域とに分けられた半導体基板上に第１導電層を形成する第１工程と、
前記第１導電層をパタニングして、メモリセル領域にフローティングゲートの形成のための第１導電層パターンを形成する第２工程と、
前記第１導電層パターンの形成された結果物の全面に第１層間絶縁層及び第２導電層を形成する第３工程と、
前記メモリセル領域及び周辺回路領域の前記第２導電層、第１層間絶縁層、及び第１導電層パタ−ンを同時に食刻して、前記メモリセル領域にはコントロールゲート、第１層間絶縁層、及びフローティングゲートからなる不揮発性メモリセルのゲートを形成し、前記周辺回路領域には抵抗層、第１層間絶縁層、及び該抵抗層と同一の大きさを有するキャッピング層を形成する第４工程と、
前記キャッピング層に第１コンタクトホールを形成して該キャッピング層上に第２層間絶縁層を形成する第５工程と、を含み、
前記抵抗層の側部にはストリンガーが存在せず前記第２層間絶縁層が接触し、前記第２導電層は、多結晶シリコン及び金属シリサイド層を積層してなることを特徴とする不揮発性メモリ装置の製造方法。
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