JP2015015347A - 不揮発性半導体記憶装置 - Google Patents

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秀人 武木田
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典章 三笠
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Abstract

【課題】ゲート電極の抵抗が小さなトランジスタを有する不揮発性半導体記憶装置を提供する【解決手段】半導体基板と、電気的なデータの書き込み及び消去が可能なメモリセルトランジスタを有する。また、メモリセルトランジスタと、メモリセルトランジスタの一端に接続された第１の選択ゲートトランジスタとを有するメモリセルユニットとを有する。メモリセルトランジスタのゲート電極は、電気的にフローティングな浮遊ゲート電極と、制御ゲート電極とを積層して備える。第１の選択ゲートトランジスタのゲート電極は、電気的にフローティングな下部電極と、上部電極とを有する。第１の選択ゲートトランジスタのゲート電極は、その側壁部に、前記上部電極と、下部電極と、半導体基板とに対し、絶縁膜を介して対向している側壁電極を有する。【選択図】図４

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリのような不揮発性半導体記憶装置において、メモリセルトランジスタのゲート電極は、浮遊ゲート電極と制御ゲート電極とが電極間絶縁膜を介して積層して形成されている。選択トランジスタ、又は周辺回路トランジスタ等は、メモリセルトランジスタの膜構成を利用して形成されている。選択トランジスタ又は周辺回路トランジスタのゲート電極では、電極間絶縁膜に開口部を設けて、浮遊ゲート電極に相当する膜と、制御ゲート電極に相当する膜とを接触させ、導通を図っている。
特開２００２―１７６１１４号公報
ゲート電極の抵抗が小さなトランジスタを有する不揮発性半導体記憶装置を提供する。
本実施形態の不揮発性半導体記憶装置は、半導体基板と、電気的なデータの書き込み及び消去が可能なメモリセルトランジスタを有する。また、メモリセルトランジスタと、メモリセルトランジスタの一端に接続された第１の選択ゲートトランジスタとを有するメモリセルユニットとを有する。メモリセルトランジスタのゲート電極は、電気的にフローティングな浮遊ゲート電極と、制御ゲート電極とを積層して備える。第１の選択ゲートトランジスタのゲート電極は、電気的にフローティングな下部電極と、上部電極とを有する。第１の選択ゲートトランジスタのゲート電極は、その側壁部に、前記上部電極と、下部電極と、半導体基板とに対し、絶縁膜を介して対向している側壁電極を有する。
実施形態におけるＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示す図の一例である。 メモリセル領域の一部の平面レイアウトパターンを模式的に示す図の一例である。 図２中ＡＡ線に沿う部分の断面構造を簡略的に示す図の一例である。 図４（ａ）はメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴＤの断面構造を模式的に示す図の一例であり、図２のＢＢ線における断面構造を示している。図４（ｂ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図５のＣＣ線における断面構造を示している。図６〜図１０の各（ａ）及び（ｂ）について同じ。 図５は周辺回路トランジスタＰＴの平面レイアウトパターンを模式的に示す図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 図１１は、第１の実施形態における配線引出領域の平面レイアウト図の一例を模式的に示したものである。 図１２（ａ）は、第１の実施形態における選択ゲート電極ＳＧの引き出し部分の先端部（図１１中の○印で囲んだ部分）を拡大して示した平面レイアウト図の一例である。図１２（ｂ）は、図１２（ａ）のＤＤ線における断面構造を示す図である。 図１３（ａ）は、第１の実施形態における選択ゲート電極ＳＧの引き出し部分の先端部（図１１中の○印で囲んだ部分）を拡大して示した平面レイアウト図の一例である。図１３（ｂ）は、図１３（ａ）のＥＥ線における断面構造を示す図である。 第２の実施形態における周辺回路領域の周辺回路トランジスタＰＴの平面レイアウトを示す図の一例である。 第２の実施形態における周辺回路領域の抵抗素子Ｒの平面レイアウトの一例を示す図である。 メモリセル領域の一部の平面レイアウトパターンを模式的に示す図の一例である。 図１５（ａ）は第２の実施形態におけるメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴＤの断面構造を模式的に示す図の一例であり、図１４ＣのＨＨ線における断面構造を示している。図１５（ｂ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図１４ＡのＩＩ線における断面構造を示している。図１７〜図２６の各（ａ）及び（ｂ）について同じ。 第２の実施形態における抵抗素子Ｒの断面構造を模式的に示す図の一例であり、図１４ＢのＪＪ線における断面構造を示している。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第２の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第２の実施形態に係るワード線ＷＬの引出領域Ｔの平面レイアウト図の一例を模式的に示したものである。 図２８（ａ）及び（ｂ）は、引出領域Ｔのワード線ＷＬ端部を含む断面図の一例を示す図である。図２８（ａ）はワード線ＷＬ間における断面図を示しており、図２７のＩ−Ｉ線における断面を示す。図２８（ｂ）はワード線ＷＬ上における断面を示しており、図２７のII−II線における断面を示す。 第３の実施形態における周辺回路領域の周辺回路トランジスタＰＴの平面レイアウトを示す図の一例である。 図３０（ａ）は第３の実施形態におけるメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴＤの断面構造を模式的に示す図の一例であり、図１４ＣのＨＨ線における断面構造を示している。図３０（ｂ）はメモリセルゲート電極ＭＧの延在方向（Ｘ方向、図１における行方向）に沿った方向におけるメモリセルゲート電極ＭＧの断面を模式的に示す図の一例である。図３０（ｂ）は図１４ＣのＭＭ線における断面構造を示している。図３０（ｃ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図２９のＰＰ線における断面構造を示している。図３１〜図５８の各（ａ）、（ｂ）及び（ｃ）について同じ。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 図４７は第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の構造及び製造工程を説明するための図の一例である。 第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。 第１の実施形態によるＮＡＮＤ型フラッシュメモリ装置の動作の一例について説明するための図である。
（第１の実施形態）
以下、第１の実施形態について、不揮発性半導体記憶装置としてＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１〜図１３を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示す図の一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒと、メモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを有すると共に、図示しない入出力インタフェース回路等を備えている。
メモリセル領域Ｍ内のメモリセルアレイＡｒには、ユニットメモリセルＵＣが複数配設されている。ユニットメモリセルＵＣには、ビット線ＢＬ０〜ＢＬｎ−１との接続側に選択ゲートトランジスタＳＴＤが、ソース線ＳＬ側に選択ゲートトランジスタＳＴＳが設けられている。これら選択ゲートトランジスタＳＴＤ−ＳＴＳ間にｍ個（ｍは３以上の整数、例えばｍ＝３２）のメモリセルトランジスタＭＴ０〜ＭＴｍ−１が直列接続されている。
複数のユニットメモリセルＵＣはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイＡｒを構成する。すなわち、１つのブロックは、ユニットメモリセルＵＣを行方向（図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中上下方向）に複数配列したものである。なお、説明を簡略化するため図１には１つのブロックを示している。
制御線ＳＧＤは、選択ゲートトランジスタＳＴＤのゲートに接続される。ワード線ＷＬｍ−１は、ビット線ＢＬ０〜ＢＬｎ−１に接続されるｍ番目のメモリセルトランジスタＭＴｍ−１の制御ゲートに接続される。ワード線ＷＬ２は、ビット線ＢＬ０〜ＢＬｎ−１に接続される３番目のメモリセルトランジスタＭＴ２の制御ゲートに接続される。ワード線ＷＬ１は、ビット線ＢＬ０〜ＢＬｎ−１に接続される２番目のメモリセルトランジスタＭＴ１の制御ゲートに接続される。ワード線ＷＬ０は、ビット線ＢＬ０〜ＢＬｎ−１に接続される１番目のメモリセルトランジスタＭＴ０の制御ゲートに接続される。制御線ＳＧＳは、ソース線ＳＬに接続される選択ゲートトランジスタＳＴＳのゲートに接続される。制御線ＳＧＤ、ワード線ＷＬ０〜ＷＬｍ−１、制御線ＳＧＳ及びソース線ＳＬは、ビット線ＢＬ０〜ＢＬｎ−１とそれぞれ交差する。
周辺回路領域ＰＡはメモリセル領域Ｍの周辺に設けられており、周辺回路ＰＣは周辺回路領域ＰＡに形成されている。この周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路を有する昇圧回路ＢＳ、転送トランジスタ部ＷＴＢ等を具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続されている。
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることに応じて１つのブロックを選択する。昇圧回路ＢＳは、アドレスデコーダＡＤＣの外部から駆動電圧ＶＲＤＥＣが供給されるようになっており、ブロックＢの選択信号が与えられると駆動電圧ＶＲＤＥＣを昇圧して転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１に所定電圧を供給する。ここでは図示していないが、昇圧回路ＢＳの構成要素として抵抗素子Ｒが含まれる。
転送トランジスタ部ＷＴＢは、転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１等を備えている。転送ゲートトランジスタＷＴＧＤは選択ゲートトランジスタＳＴＤに対応して設けられている。転送ゲートトランジスタＷＴＧＳは選択ゲートトランジスタＳＴＳに対応して設けられている。ワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は各メモリセルトランジスタＭＴ０〜ＭＴｍ−１に対応してそれぞれ設けられている。転送トランジスタ部ＷＴＢは、各ブロックに設けられている。
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＤＲ１に接続されており、他方が選択ゲートトランジスタＳＴＤを制御する制御線ＳＧＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＤＲ２に接続されており、他方が選択ゲートトランジスタＳＴＳを制御する制御線ＳＧＳに接続されている。また、転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ０〜ＷＬｍ−１にそれぞれ接続されている。
行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が制御線ＳＧＤによって電気的に接続されている。同じく行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が制御線ＳＧＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。
行方向に配列された複数のユニットメモリセルＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１は、ゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。センスアンプＳＡは、ビット線ＢＬ０〜ＢＬｎ−１に接続されており、データの読出時に当該データを一時的に保存するラッチ回路に接続されている。
図２は、メモリセル領域Ｍの一部の平面レイアウトパターンを模式的に示す図の一例である。なお、以下、個々のビット線ＢＬ０〜ＢＬｎ−１をビット線ＢＬと、ワード線ＷＬ０〜ＷＬｍ−１をワード線ＷＬと、メモリセルトランジスタＭＴ０〜ＭＴｍ−１をメモリセルトランジスタＭＴと称する。なお、図２〜図５８において、説明の便宜上、ＸＹＺ直交座標系を使用する。この座標系においては、半導体基板１０の表面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
図２において、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ、及び制御線ＳＧＤが、Ｙ方向（図２における上下方向。図１における列方向。）に互いに離間されＸ方向（図２における左右方向。図１における行方向。）に延伸して並列配置されている。ビット線ＢＬがＸ方向に互いに所定の間隔で離間されＹ方向に延伸して並列配置されている。ソース線ＳＬとビット線ＢＬとは、相互に直交して形成されている。
ビット線ＢＬの下方の、半導体基板１０のメモリセル領域には、トレンチ内に絶縁膜を埋め込むＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図中Ｙ方向に沿って延伸して形成されている。この素子分離領域Ｓｂは、図中Ｘ方向に所定間隔で複数形成されている。これにより、素子領域ＳａがＹ方向に沿って延伸形成されることになり、半導体基板１０の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。すなわち、素子領域Ｓａ間には素子分離領域Ｓｂが設けられており、半導体基板は素子分離領域Ｓｂによって複数の素子領域Ｓａに分離されている。
ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸形成されている。ワード線ＷＬは、図中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと素子領域Ｓａの交点部分にはメモリセルトランジスタＭＴが配置されている。同様に、制御線ＳＧＳ、ＳＧＤと素子領域Ｓａの交点部分には選択ゲートトランジスタＳＴＳ、ＳＴＤが配置されている。
Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列（メモリセルＮＡＮＤストリング）の一部となる。選択ゲートトランジスタＳＴＳ、ＳＴＤは、ＮＡＮＤ列の端部のメモリセルトランジスタＭＴのＹ方向両外側に隣接して設けられる。ソース線ＳＬ側の選択ゲートトランジスタＳＴＳはＸ方向に複数設けられており、複数の選択ゲートトランジスタＳＴＳのゲート電極は制御線ＳＧＳにより電気的に接続されている。選択ゲートトランジスタＳＴＳは制御線ＳＧＳと素子領域Ｓａが交差する部分に形成されている。ソース線コンタクトＳＬＣは、ソース線ＳＬとビット線ＢＬの交差部分に設けられている。
選択ゲートトランジスタＳＴＤは、図中Ｘ方向に複数設けられており、選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧは制御線ＳＧＤによって電気的に接続されている。選択ゲートトランジスタＳＴＤは制御線ＳＧＤと素子領域Ｓａが交差する部分に形成されている。ビット線コンタクトＢＬＣは、隣接する選択ゲートトランジスタＳＴＤ間の、それぞれの素子領域Ｓａ上に形成されている。
図３は、図２中ＡＡ線に沿う部分の断面構造を簡略的に示した図の一例である。図３において、半導体基板１０としてシリコン基板の上面にゲート絶縁膜１２を介して、メモリセルトランジスタＭＴのゲート電極であるメモリセルゲート電極ＭＧ、及び選択ゲートトランジスタＳＴＳ、ＳＴＤのゲート電極である選択ゲート電極ＳＧが形成されている。メモリセルトランジスタＭＴは、ゲート絶縁膜１２上に形成されたメモリセルゲート電極ＭＧとソースドレイン領域２０ａとを含む構成である。メモリセルトランジスタＭＴは図３におけるＹ方向（左右方向）に複数隣接して複数形成されている。メモリセルトランジスタＭＴは、隣接するメモリセルトランジスタＭＴとソースドレイン領域２０ａを共有するようして列方向に直列接続されている。これら直列接続されたメモリセルトランジスタＭＴの両端に選択ゲートトランジスタＳＴＳ及び選択ゲートトランジスタＳＴＤが配置されている。
メモリセルゲート電極ＭＧは、ゲート絶縁膜１２上に形成されており、電荷を蓄積するための浮遊ゲート電極１４、電極間絶縁膜１６、制御ゲート電極１８を備えている。
メモリセルゲート電極ＭＧ−ＭＧ間、選択ゲート電極ＳＧ−メモリセルゲート電極ＭＧ間に位置する半導体基板１０の表層にはソースドレイン領域２０ａが設けられている。また、選択ゲート電極ＳＧ−ＳＧ間に位置する半導体基板１０の表層には高濃度に不純物が導入されたソースドレイン領域２０ｂが設けられている。
選択ゲートトランジスタＳＴＤ及びＳＴＳの選択ゲート電極ＳＧの構造は、メモリセルゲート電極ＭＧと同様の構造である。すなわち、選択ゲート電極ＳＧは、ゲート絶縁膜１２上に、浮遊ゲート電極１４に相当する電極（第２浮遊ゲート電極１５と称する）、電極間絶縁膜１６、制御ゲート電極１８に相当する電極（第２制御ゲート電極１９と称する）が積層されることにより形成されている。
上記構成の各メモリセルゲート電極ＭＧ、選択ゲート電極ＳＧの上部には層間絶縁膜２２が設けられている。図３には詳しく図示していないが、メモリセルゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間には層間絶縁膜２２を埋め込まないでエアギャップ（空隙）ＡＧを設けて絶縁するエアギャップ構造（図６（ａ）参照）を有することができる。
ソース線ＳＬは層間絶縁膜２２の中ほどに設けられている。ソース線コンタクトＳＬＣ上部は、ソース線ＳＬに接している。ソース線コンタクトＳＬＣは、ソース線ＳＬ下部から層間絶縁膜２２を貫通して、選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧ−ＳＧ間の半導体基板１０のソースドレイン領域２０ｂに接触するように設けられている。ビット線ＢＬは層間絶縁膜２２上に設けられている。ビット線コンタクトＢＬＣ上部は、ビット線ＢＬに接している。ビット線コンタクトＢＬＣは層間絶縁膜２２を貫通して、選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧ−ＳＧ間の半導体基板１０のソースドレイン領域２０ｂに接触するように設けられている。
以上が、第１の実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置の基本的な構成である。
次に、図４〜図１３を参照して、第１の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の具体的な構成について説明する。
図４（ａ）はメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴＤの断面構造を模式的に示す図の一例であり、図２のＢＢ線における断面構造を示している。なお、選択ゲートトランジスタＳＴＳ側の断面構造も略同じである。
図４（ａ）において、半導体基板１０上には、複数のメモリセルゲート電極ＭＧ、及び選択ゲート電極ＳＧが設けられている。メモリセルゲート電極ＭＧは、半導体基板１０上に設けられたゲート絶縁膜１２上に、浮遊ゲート電極１４、電極間絶縁膜１６及び制御ゲート電極１８を有している。浮遊ゲート電極１４は、第１ポリシリコン膜１４ａにより形成されている。制御ゲート電極１８は第２ポリシリコン膜１８ａ、バリアメタル１８ｂ及び金属膜１８ｃを積層して有している。浮遊ゲート電極１４と制御ゲート電極１８の間には電極間絶縁膜１６が設けられている。浮遊ゲート電極１４は電気的にフローティングとなっている。金属膜１８ｃ上にはキャップ絶縁膜２４、第１絶縁膜２６及び第２絶縁膜２８が設けられている。第１ポリシリコン膜１４ａは例えば不純物が導入されたポリシリコン膜により形成されている。不純物としては例えばボロン（Ｂ）が用いられており、第１ポリシリコン膜１４ａはｐ型となっている。浮遊ゲート電極１４に導入する不純物をｐ型不純物とすると、書き込み特性が向上する。
電極間絶縁膜１６は例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ（Oxide Nitride Oxide）膜により形成されている。第２ポリシリコン膜１８ａは、例えば不純物を導入したポリシリコン膜により形成されている。不純物としては例えばボロンを用いることができ、第２ポリシリコン膜１８ａはｐ型にすることができる。バリアメタル１８ｂは、例えば窒化タングステン（ＷＮ）により形成されている。金属膜１８ｃは、例えばタングステン（Ｗ）により形成されている。キャップ絶縁膜２４は、例えばシリコン窒化膜により形成されている。
第１絶縁膜２６及び第２絶縁膜２８は例えばシリコン酸化膜により形成されている。第１絶縁膜２６は、半導体基板１０上のゲート絶縁膜１２、メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧの表面をコンフォーマルに覆っている。隣接するメモリセルゲート電極ＭＧ間の半導体基板１０上には、ソースドレイン領域２０ａが形成されている。メモリセルゲート電極ＭＧとソースドレイン領域２０ａによりメモリセルトランジスタＭＴが構成されている。
選択ゲート電極ＳＧは上述のメモリセルゲート電極ＭＧと同様の膜構成を有している。ここでは区別するために、選択ゲート電極ＳＧにおける浮遊ゲートを第２浮遊ゲート電極１５と称する。また、選択ゲート電極ＳＧにおける制御ゲートを第２制御ゲート電極１９と称する。選択ゲート電極ＳＧにおいて、ゲート絶縁膜１２上に第２浮遊ゲート電極１５が設けられており、その上に電極間絶縁膜１６が形成されている。第２浮遊ゲート電極１５は、メモリセルゲート電極ＭＧにおける第１ポリシリコン膜１４ａと同じ膜材料により形成されている。電極間絶縁膜１６上には第２制御ゲート電極１９が形成されている。第２制御ゲート電極１９は、第２ポリシリコン膜１８ａ、バリアメタル１８ｂ及び金属膜１８ｃを有している。第２浮遊ゲート電極１５と第２制御ゲート電極１９は電極間絶縁膜１６により絶縁されている。従って、選択ゲート電極ＳＧは、メモリセルゲート電極ＭＧと同様に、フローティング状態となっている第２浮遊ゲート電極１５を有している。第２浮遊ゲート電極１５に電子を注入すれば、第２浮遊ゲート電極１５内に電子が捕獲され、選択ゲートトランジスタＳＴＤの閾値を制御することができる。
隣接するメモリセルゲート電極ＭＧ間及びメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間には空隙（エアギャップＡＧ）が形成されている。このエアギャップＡＧ上部に蓋をするように第２絶縁膜２８が形成されている。第２絶縁膜２８はメモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧ上部を覆うように形成されることにより、複数のエアギャップＡＧを形成している。言い換えれば、第２絶縁膜２８が、複数のエアギャップＡＧ上に形成されていると言える。エアギャップＡＧにより、メモリセルゲート電極ＭＧ間及びメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間の寄生容量が低減される。
選択ゲート電極ＳＧの、メモリセルゲート電極ＭＧに隣接する側面と反対側の側面には、スペーサ電極３２ａが設けられている。スペーサ電極３２ａは、選択ゲート電極ＳＧ上の第２絶縁膜２８、第１絶縁膜２６、及び選択ゲート電極ＳＧの側面に形成されている。スペーサ電極３２ａとメモリセルゲート電極ＭＧ間及びスペーサ電極３２ａとの間には第３絶縁膜３０が設けられている。スペーサ電極３２ａと半導体基板１０間には、第３絶縁膜３０が設けられている。第３絶縁膜３０は例えばシリコン酸化膜により形成されている。スペーサ電極３２ａは例えば不純物が導入されたポリシリコンにより形成されており、導電体となっている。不純物としては例えばリン（Ｐ）、ヒ素（Ａｓ）又はボロン（Ｂ）を用いることができる。
隣接するスペーサ電極３２ａ間の半導体基板１０にはソースドレイン領域２０ｂが形成されている。第２絶縁膜２８、スペーサ電極３２ａ及びソースドレイン領域２０ｂ上には、第４絶縁膜３４、第５絶縁膜３６及び層間絶縁膜２２が形成されている。コンタクト４０は、層間絶縁膜２２、第５絶縁膜３６、及び第４絶縁膜３４を貫通してソースドレイン領域２０ｂに達している。コンタクト４０上には配線４２が形成されている。ここではコンタクト４０はビット線コンタクトＢＬＣ、配線４２はビット線ＢＬを示している。図４（ａ）では示されていないが、スペーサ電極３２ａは引出領域Ｔで外部から電圧制御を行うための配線に接続されている。スペーサ電極３２ａの引出領域Ｔでの構造については後述する。
図５は周辺回路トランジスタＰＴの平面レイアウトパターンを模式的に示す図の一例である。図５において、周辺回路トランジスタＰＴは、素子領域Ｓａ中央部を図中Ｘ方向に横断するように設けられた周辺回路ゲート電極ＰＧと、周辺回路ゲート電極ＰＧの両側に配置されたソースドレイン領域２０ａを有している。周辺回路ゲート電極ＰＧには開口部３８が設けられている。開口部３８において、第１ポリシリコン膜１４ａと、第２ポリシリコン膜１８ａが接触し、導通している。ソースドレイン領域２０ａ上、及び周辺回路ゲート電極ＰＧ上にはそれぞれコンタクト４０及びコンタクト４４が配置されている。
図４（ｂ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図５のＣＣ線における断面構造を示している。すなわち周辺回路トランジスタＰＴのゲート長方向（図５におけるＹ方向）における断面構造を示している。
図４（ｂ）において、半導体基板１０上にゲート絶縁膜１２を介して周辺回路ゲート電極ＰＧが形成されている。なお、周辺回路トランジスタＰＴのゲート絶縁膜１２の膜厚は、メモリセル領域のゲート絶縁膜１２の膜厚と同じ場合で説明する。なお、周辺回路トランジスタＰＴのゲート絶縁膜１２の膜厚は、メモリセル領域のゲート絶縁膜１２の膜厚よりも厚くても良いし、薄くても良い。周辺回路ゲート電極ＰＧは第１ポリシリコン膜１４ａ、電極間絶縁膜１６、第２ポリシリコン膜１８ａ、バリアメタル１８ｂ、金属膜１８ｃを有している。第１ポリシリコン膜１４ａ及び第２ポリシリコン膜１８ａには、不純物として例えばリンを導入することができ、ｎ型とすることができる。電極間絶縁膜１６には開口部３８が設けられている。開口部３８においては電極間絶縁膜１６が除去されている。開口部３８において第１ポリシリコン膜１４ａと第２ポリシリコン膜１８ａが接触し、導通している。金属膜１８ｃ上にはキャップ絶縁膜２４、第１絶縁膜２６及び第２絶縁膜２８が設けられている。
周辺回路ゲート電極ＰＧの両側面にはスペーサ電極３２ｂが設けられている。スペーサ電極３２ｂは、第２絶縁膜２８、第１絶縁膜２６及び周辺回路ゲート電極ＰＧの側面に形成されている。スペーサ電極３２ｂの幅は、選択ゲート電極ＳＧ側面のスペーサ電極３２ａよりも小さい。スペーサ電極３２ｂと周辺回路ゲート電極ＰＧ間、及びスペーサ電極３２ｂと半導体基板１０間には、第３絶縁膜３０が設けられている。周辺回路ゲート電極ＰＧ側面のスペーサ電極３２ｂはコンタクトなどを接続しないことにより、フローティング状態にすることができる。周辺回路ゲート電極ＰＧの両側面の半導体基板１０表面には低濃度に不純物が導入されたソースドレイン領域２０ａ、及び高濃度に不純物が導入されたソースドレイン領域２０ｂが形成されている。ソースドレイン領域２０ａ及びソースドレイン領域２０ｂにより、ＬＤＤ（lightly doped drain）領域が形成されている。
周辺回路ゲート電極ＰＧ、スペーサ電極３２ｂ及び半導体基板１０上には第４絶縁膜３４、第５絶縁膜３６及び層間絶縁膜２２が形成されている。コンタクト４０は、層間絶縁膜２２、第５絶縁膜３６及び第４絶縁膜３４を貫通してソースドレイン領域２０ｂ上に達している。コンタクト４０上には配線４２が形成されている。また、周辺回路ゲート電極ＰＧ上において、コンタクト４４は、層間絶縁膜２２、第５絶縁膜３６、第４絶縁膜３４、第２絶縁膜２８、第１絶縁膜２６及びキャップ絶縁膜２４を貫通して金属膜１８ｃ上に達している。周辺回路ゲート電極ＰＧにおいては前述のように開口部３８が設けられている。これにより、コンタクト４４から第１ポリシリコン膜１４ａまで導通が図られ、コンタクト４４に印加した電圧は第１ポリシリコン膜１４ａに印加される。従って、周辺回路トランジスタＰＴは浮遊ゲート電極１４のない通常のトランジスタとして動作する。
[動作についての説明]
次に、図４（ａ）を参照して、第１の実施形態によるＮＡＮＤ型フラッシュメモリ装置１の動作について説明する。図４（ａ）において、スペーサ電極３２ａには引出領域においてコンタクトが形成されており、これを介してスペーサ電極３２ａに所定の電圧が印加される（図１１〜図１３参照）。引出領域における構成については後述する。なお、ＮＡＮＤ型フラッシュメモリ装置１の動作は、周辺回路ＰＣに配置された制御回路ＣＮＴが周辺回路ＰＣのアドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路を有する昇圧回路ＢＳ、転送トランジスタ部ＷＴＢなどを制御して行う。
[選択ゲートトランジスタの閾値調整動作（書込み動作）]
第１の実施形態では、選択ゲートトランジスタＳＴＤ又はＳＴＳ（以下、選択ゲートトランジスタＳＴＤで説明する）の閾値調整のために、選択ゲート電極ＳＧの第２浮遊ゲート電極１５に電子を注入する（書き込む）。
第２浮遊ゲート電極１５への書き込みは以下のように行う。例えば、選択ゲートトランジスタＳＴＤの第２制御ゲート電極１９に第１書込み電圧Ｖｐｇｍ１を印加する。第１書込み電圧Ｖｐｇｍ１は例えば２０Ｖを用いる。半導体基板１０は例えば０Ｖとする。スペーサ電極３２ａは例えばフローティングとする。スペーサ電極３２ａに第１書込み電圧Ｖｐｇｍ１を印加しても良い。スペーサ電極３２ａをフローティング又は第１書込み電圧Ｖｐｇｍ１とするのは、スペーサ電極３２ａ−第２制御ゲート電極１９間の第３絶縁膜３０を絶縁破壊させないようにするためである。このようにすると、電子が半導体基板１０から第２浮遊ゲート電極１５に注入され、書き込みが行われる。第２浮遊ゲート電極１５に電子が書き込まれた結果、選択ゲートトランジスタＳＴＤの閾値が高くなる。書き込む電子の量を制御することにより、閾値を調整することができる。なお、メモリセルへの書き込みを防止するため制御ゲート電極１８はフローティング状態にしておく。また、ビット線及びソース線は０Ｖにしておく。
上述のように、本実施形態では、選択ゲートトランジスタＳＴＤ又はＳＴＳの閾値調整を、第２浮遊ゲート電極１５への電子の書き込みによって行う。従って、選択ゲートトランジスタＳＴＤのソースドレイン領域２０ａへの不純物注入によって閾値を調整する場合に比較して、ＮＡＮＤ型フラッシュメモリ装置の製造後に選択ゲートトランジスタＳＴＤの閾値を調整できる。その結果、選択ゲートトランジスタＳＴＤの閾値を適正にすることができ、メモリセルトランジスタＭＴの閾値変動が抑制されるという利点を有する。また、開口部３８（図４（ｂ）参照）を形成するためには、解像力の高いリソグラフィ工程を用いるが、選択ゲート電極ＳＧにおいては開口部３８を設ける必要がないため、工程を容易化できる。
[選択ゲートトランジスタの閾値調整動作（消去動作）]
選択ゲートトランジスタＳＴＤの消去は以下のように行う。例えば、第２浮遊ゲート電極１５への再書き込みを行いたい場合などに、第２浮遊ゲート電極１５へ蓄積された電子を放出（リセット）するために行う。例えば、選択ゲートトランジスタＳＴＤの第２制御ゲート電極１９に０Ｖを印加する。半導体基板１０には例えば第１消去電圧Ｖｅｒａ１を印加する。このようにすると、第２浮遊ゲート電極１５−半導体基板１０間の電位差によって電子が半導体基板１０に引き抜かれ、消去が行われる。消去が行われるとメモリセルトランジスタＭＴの閾値は低くなる。この時、スペーサ電極３２ａは例えばフローティングとする。スペーサ電極３２ａはフローティングなので、第２制御ゲート電極１９とのカップリングにより、電位が下がる。第２制御ゲート電極１９との電位差は小さくなるため、第３絶縁膜３０の絶縁破壊は回避できる。なお、メモリセルの消去を防止するため制御ゲート電極１８はフローティング状態にしておく。また、ビット線及びソース線はフローティング状態にしておく。
[セル書き込み動作]
メモリセルの書き込みは以下のように行う。例えば、選択されたメモリセルトランジスタＭＴの制御ゲート電極１８に第２書込み電圧Ｖｐｒｇ２を印加する。第２書込み電圧Ｖｐｒｇ２は例えば２２Ｖである。選択されていないメモリセルトランジスタＭＴの制御ゲート電極１８には例えば第１パス電圧Ｖｐａｓｓ１が印加される。第１パス電圧Ｖｐａｓｓ１はメモリセルトランジスタＭＴの蓄積された電子にかかわらず、メモリセルトランジスタＭＴがオンする電圧である。第１パス電圧Ｖｐａｓｓ１は例えば９Ｖである。なお、第１パス電圧Ｖｐａｓｓ１は選択されていないメモリセルトランジスタＭＴの位置に応じて変更することができる。ここで、選択したメモリセルトランジスタＭＴに電子を注入する場合には、半導体基板１０及びビット線には例えば０Ｖを印加する。一方、選択したメモリセルトランジスタＭＴに電子を注入しない場合には、半導体基板１０には例えば０Ｖを印加し、ビット線には非選択ビット線電圧Ｖｂｌを印加する。スペーサ電極３２ａ及び第２制御ゲート電極１９には例えば非選択ビット線電圧と同じ電圧Ｖｂｌを印加する。ここで、非選択ビット線電圧Ｖｂｌは例えば２．５Ｖである。なお、ソース線には、例えば、非選択ビット線電圧Ｖｂｌ、または、０Ｖよりも大きく非選択ビット線電圧Ｖｂｌよりも小さい電圧を印加することもできる。
選択したメモリセルトランジスタＭＴに電子を注入する場合には、ビット線側から選択ゲートトランジスタＳＴＤを介して０ＶがメモリセルトランジスタＭＴのチャネルに転送される。その結果、浮遊ゲート電極１４−半導体基板１０（メモリセルトランジスタＭＴのチャネル電位）間の電位差によって、選択されたメモリセルトランジスタＭＴの浮遊ゲート電極１４に電子が注入され、書き込みが行われる。書込みが行われるとメモリセルトランジスタＭＴの閾値は高くなる。この時、選択ゲートトランジスタＳＴＤ、ＳＴＳの第２浮遊ゲート電極１５−半導体基板１０（選択ゲートトランジスタＳＴＤのチャネル電位）間の電位差は小さいため、第２浮遊ゲート電極１５に電子ほとんど注入されない。
また、選択したメモリセルトランジスタＭＴに電子を注入しない場合には、選択ゲートトランジスタＳＴＤがオフすることにより、メモリセルトランジスタＭＴのチャネル電位がカップリングにより上昇する。このとき、選択ゲートトランジスタＳＴＤ、ＳＴＳの第２浮遊ゲート電極１５もカップリングにより電位が上昇する。従ってチャネルと第２浮遊ゲート電極１５間の電位差は小さくなり、選択ゲートトランジスタＳＴＤ、ＳＴＳの第２浮遊ゲート電極１５に電子ほとんど注入されない。よって、メモリセルトランジスタＭＴへの書込み動作に伴い、選択ゲートトランジスタＳＴＤ及びＳＴＳの第２浮遊ゲート電極１５へ意図しない書き込みが生ずることを回避することができる。なお、書込み動作後には通常ベリファイ動作が行われる。
[セル読み出し動作]
メモリセルの読み出しは以下のように行う。例えば、選択されたメモリセルトランジスタＭＴの制御ゲート電極１８に読み出し電圧Ｖｃｇｒｖを印加する。選択されていないメモリセルトランジスタＭＴの制御ゲート電極１８には例えば第２パス電圧Ｖｐａｓｓ２が印加される。第２パス電圧Ｖｐａｓｓ２はメモリセルの書き込み状態によらずメモリセルトランジスタＭＴがオンする電圧である。第２パス電圧Ｖｐａｓｓ２は例えば６Ｖである。
ここで、ソース線ＳＬに０Ｖを、ビット線ＢＬにプリチャージ電圧Ｖｐｒｅを印加し、選択ゲートトランジスタＳＴＤ及びＳＴＳをオンにする。このとき、スペーサ電極３２ａ及び第２制御ゲート電極１９には例えば、選択電圧Ｖｓｅｎ（３Ｖ）を印加することで、スペーサ電極３２ａ下にチャネルを形成させる。選択されたメモリセルトランジスタＭＴの閾値電圧が読み出し電圧Ｖｃｇｒｖより高ければ、そのメモリセルトランジスタＭＴはオンせず、ビット線ＢＬに充電された電圧は放電しない。このビット線ＢＬの電位がセンスアンプＳ／Ａで検知され、メモリセルのデータは“０”と判定される。一方、メモリセルトランジスタＭＴの閾値電圧が読み出し電圧Ｖｃｇｒｖよりも低い場合は、そのメモリセルトランジスタＭＴはオンし、ビット線ＢＬに充電された電荷が放電される。このビット線ＢＬの電位がセンスアンプＳ／Ａで検知され、メモリセルのデータは“１”と判定される。
[セル消去動作]
メモリセルの消去動作は通常はブロック単位で行われる。同一ブロック内のメモリセルトランジスタＭＴの制御ゲート電極１８に０Ｖを印加する。例えば、半導体基板１０には消去電圧Ｖｅｒａを印加する。スペーサ電極３２ａにも消去電圧Ｖｅｒａを印加する。消去電圧Ｖｅｒａは例えば１５Ｖである。これにより、浮遊ゲート電極１４に捕獲されていた電子が半導体基板１０に引き抜かれ、メモリセルの消去が行われる。
ここで、スペーサ電極３２ａ及び選択ゲートトランジスタＳＴＤの第２制御ゲート電極１９はフローティングとする。これにより、選択ゲートトランジスタＳＴＤの第２浮遊ゲート電極１５はカップリングにより電位が上昇し、半導体基板１０との電位差が小さくなる。従って、第２浮遊ゲート電極１５に捕獲されている電子は半導体基板１０に引き抜かれることがない。なお、スペーサ電極３２ａ及び第２制御ゲート電極１９には上述のように消去電圧Ｖｅｒａを印加しても良いし、これに代えてフローティングとしても良い。また、ビット線及びソース線はフローティング状態にしておく。
以上のように、第１の実施形態では、選択ゲートトランジスタＳＴＤ又はＳＴＳの閾値電圧の調整を、第２浮遊ゲート電極１５に電子を注入することにより行う。選択ゲートトランジスタＳＴＤ、ＳＴＳに通常のトランジスタを使用した場合、隣接する選択ゲート電極ＳＧ間に不純物を導入して閾値を調整する場合があった。本実施形態ではその必要がないため、コンタクト４０のコンタクト抵抗が低減できる。
また、第２制御ゲート電極１９及びスペーサ電極３２ａに所定の電圧を印加するか、若しくはフローティングにする。これにより、セル書込み／読み出し／消去時の、第２浮遊ゲート電極１５への意図しない電子の注入、電子の引き抜き（書込み／消去）を防止することができる。また、これにより、第３絶縁膜３０の絶縁破壊を回避することができる。
以上の動作をまとめると図５９のようになる。
[第１の実施形態の製造方法]
次に、図４及び図６〜図１０を参照して、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４及び図６〜図１０は第１の実施形態による不揮発性半導体記憶装置の製造方法を示すための図の一例である。図４及び図６〜図１０の各図（ａ）は、図２のＢＢ線における断面構造を示しており、メモリセル領域及び選択ゲートトランジスタＳＴＤ（ＳＴＳ）の断面構造を示している。図４及び図６〜図１０の各図（ｂ）は、図５のＣＣ線における断面構造を示しており、各図（ａ）と同一工程の周辺回路トランジスタＰＴの断面構造を示している。
図６（ａ）及び（ｂ）に示すように、半導体基板１０上にゲート絶縁膜１２及び複数のメモリセルゲート電極ＭＧが形成されている。メモリセルゲート電極ＭＧ間の半導体基板１０表面にはソースドレイン領域２０ａが形成されている。選択ゲート電極ＳＧ及び周辺回路ゲート電極ＰＧが形成される領域には、後に選択ゲート電極ＳＧとなる膜が形成されている。この工程では、未だ選択ゲート電極ＳＧ又は選択ゲートトランジスタＳＴＤは形成されていないが、図には説明のため便宜的に選択ゲート電極ＳＧ、選択ゲートトランジスタＳＴＤを示している。
メモリセルゲート電極ＭＧ、及び、後に選択ゲート電極ＳＧとなる膜の膜構成は、第１ポリシリコン膜１４ａ、電極間絶縁膜１６、第２ポリシリコン膜１８ａ、バリアメタル１８ｂ、金属膜１８ｃ及びキャップ絶縁膜２４である。メモリセルゲート電極ＭＧにおいて、浮遊ゲート電極１４は第１ポリシリコン膜１４ａを有する。制御ゲート電極１８は第２ポリシリコン膜１８ａ、バリアメタル１８ｂ、金属膜１８ｃを有する。ここで、半導体基板１０には、例えば導電型がｐ型のシリコン基板を用いることができる。ゲート絶縁膜１２としては例えばシリコン酸化膜を用いることができる。シリコン酸化膜は、例えば温度８５０℃〜９５０℃程度でのドライＯ２による熱酸化法により形成することができる。
第１ポリシリコン膜１４ａは例えば不純物が導入されたポリシリコンを用いることができる。ポリシリコンはＣＶＤ(Chemical Vapor Deposition)法により形成することができる。不純物の導入の際には、リソグラフィ法及びイオン注入法を用いて、メモリセル領域Ｍと周辺回路領域とを打ち分けている。メモリセル領域Ｍにおける第１ポリシリコン膜１４ａには不純物として例えばボロンを用いることができる。メモリセル領域Ｍの第１ポリシリコン膜１４ａはｐ型となる。電極間絶縁膜１６には例えばＯＮＯ膜を用いることができる。ＯＮＯ膜は例えばＣＶＤ法を用いて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を順次成膜することにより形成することができる。キャップ絶縁膜２４は例えばシリコン窒化膜により形成されている。シリコン窒化膜はたとえばＣＶＤ法を用いて形成することができる。メモリセルゲート電極ＭＧ表面及び選択ゲート電極ＳＧが形成される領域のキャップ絶縁膜２４上には第１絶縁膜２６がコンフォーマルに形成されている。第１絶縁膜２６は例えばシリコン酸化膜で形成されている。第１絶縁膜２６は例えばＣＶＤ法を用いて、被覆性の良い条件にて形成する。
第２絶縁膜２８はメモリセルゲート電極ＭＧ間の間隙に蓋をするように形成されており、この隙間はエアギャップＡＧとなる。第２絶縁膜２８は、複数のエアギャップＡＧ上、複数のメモリセルゲート電極ＭＧ上及び選択ゲート電極ＳＧが形成される領域上に形成される。第２絶縁膜２８は例えばシリコン酸化膜により形成されている。第２絶縁膜２８は例えばＣＶＤ法を用いて、被覆性の悪い条件にて形成する。メモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間の間隙の幅は、メモリセルゲート電極ＭＧ間の間隙の幅より広いため、第２絶縁膜２８が僅かに入り込んで間隙の内壁を覆っている。なお、図６（ａ）には表示されないが、半導体基板１０上には素子領域Ｓａ及び素子分離領域Ｓｂが形成されている。
図６（ｂ）においては、半導体基板１０上に、ゲート絶縁膜１２、第１ポリシリコン膜１４ａ、電極間絶縁膜１６、第２ポリシリコン膜１８ａ、バリアメタル１８ｂ、金属膜１８ｃ、キャップ絶縁膜２４、第１絶縁膜２６及び第２絶縁膜２８が形成されている。第１ポリシリコン膜１４ａ及び第２ポリシリコン膜１８ａには、例えば不純物が導入されたポリシリコンを用いることができる。不純物の導入には、例えばイオン注入法を用いることができる。不純物の導入の際には、リソグラフィ法及びイオン注入法を用いて、メモリセル領域Ｍと周辺回路領域とを打ち分けている。不純物として例えばリン又はヒ素を用いることができる。図６（ｂ）に示される領域、すなわち周辺回路トランジスタＰＴが形成される領域においては、第１ポリシリコン膜１４ａ及び第２ポリシリコン膜１８ａはｎ型となる。他の膜構成は上述したメモリセルゲート電極ＭＧ又は選択ゲート電極ＳＧに使用される膜構成を利用しているため同じである。他に異なる点は、後に周辺回路ゲート電極ＰＧが形成される領域の電極間絶縁膜１６に、開口部３８が形成されている点である。開口部３８において、第１ポリシリコン膜１４ａと第２ポリシリコン膜１８ａは接触している。
次に、図７（ａ）に示すように、選択ゲート電極ＳＧの、メモリセルゲート電極ＭＧ側とは反対側の端部の加工を施す。選択ゲート電極ＳＧの加工は、リソグラフィ法を用い、ＲＩＥ（Reactive Ion Etching）法による異方性ドライエッチングにより行う。次いで、選択ゲート電極ＳＧ間の半導体基板１０表面に、不純物を導入し、ソースドレイン領域２０ａを形成する。不純物の導入は、例えばイオン注入法を用いることができる。不純物としては例えばリン又はヒ素を用いることができる。図７（ｂ）に示すように、周辺回路トランジスタＰＴにおいて、周辺回路ゲート電極ＰＧの加工が施される。周辺回路ゲート電極ＰＧの加工は、リソグラフィ法を用い、ＲＩＥ法による異方性ドライエッチングにより行う。次いで、周辺回路ゲート電極ＰＧの両側の半導体基板１０表面に、低濃度に不純物を導入し、ソースドレイン領域２０ａを形成する。不純物の導入は、イオン注入法を用い、不純物としては例えばリン又はヒ素を用いることができる。
図７（ｂ）においては、図７（ａ）と同一工程を用いて周辺回路ゲート電極ＰＧの加工を行う。周辺回路ゲート電極ＰＧの加工は、リソグラフィ法を用い、ＲＩＥ法による異方性ドライエッチングにより行う。次いで、周辺回路ゲート電極ＰＧ両側の半導体基板１０表面に、不純物を導入し、ソースドレイン領域２０ａを形成する。不純物の導入は、例えばイオン注入法を用いることができる。不純物としては例えばリン、ヒ素又はボロンを用いることができる。
次に、図８（ａ）及び（ｂ）に示すように、全面に第３絶縁膜３０を形成する。第３絶縁膜３０には例えばシリコン酸化膜を用いることができる。第３絶縁膜３０は例えばＡＬＤ（atomic layer deposition）法により形成することができる。続いて、全面に不純物が導入された第３ポリシリコン膜５２を形成する。第３ポリシリコン膜５２の形成は、ＣＶＤ法を用いることができる。不純物は例えばリン、ヒ素又はボロンを用いることができる。不純物の導入は例えばイオン注入法を用いることができる。第３ポリシリコン膜５２の膜厚は、後に形成するスペーサ電極３２ａの膜厚となる。第３ポリシリコン膜５２の膜厚は、スペーサ電極３２ａに対してコンタクト形成時のリソグラフィ工程における合わせ余裕を考慮した膜厚とする。
次に、図９（ａ）及び（ｂ）に示すように、図９（ａ）に示す領域（メモリセルゲート電極ＭＧ形成領域及び選択ゲートトランジスタＳＴＤ形成領域）をレジスト５３で覆う。図９（ｂ）に示すように、周辺回路トランジスタＰＴの形成領域はレジスト５３で覆われていない。ここで、レジスト５３をマスクとして第３ポリシリコン膜５２にエッチングを施し、周辺回路ゲート電極ＰＧを被覆する第３ポリシリコン膜５２の膜厚を薄くする。これは、後に周辺回路トランジスタＰＴの高濃度ソースドレイン領域２０ｂを形成する際のゲート電極ＰＧと高濃度ソースドレイン領域２０ｂの距離を調整するためである。
次に、図１０（ａ）及び（ｂ）に示すように、レジスト５３を除去した後、全面にＲＩＥ法による異方性ドライエッチングを施し、第３ポリシリコン膜５２をエッチバックする。この工程により選択ゲート電極ＳＧ側面にスペーサ電極３２ａが形成される。同じく、周辺回路ゲート電極ＰＧ側面に、スペーサ電極３２ｂが形成される。スペーサ電極３２ｂの幅は、スペーサ電極３２ａの幅よりも小さい。
次いで、半導体基板１０表面に、高濃度に不純物が導入されたソースドレイン領域２０ｂを形成する。ソースドレイン領域２０ｂの形成は、例えばイオン注入法により、リン、ヒ素又はボロンを半導体基板１０表面に注入することにより行う。スペーサ電極３２ａの幅はこのイオン注入を行う際の、選択ゲート電極ＳＧ側面からの距離を規定している。スペーサ電極３２ｂの幅はこのイオン注入を行う際の、周辺回路ゲート電極ＰＧ側面からの距離を規定している。
次に図４（ａ）及び（ｂ）に示すように、全面に第４絶縁膜３４、第５絶縁膜３６、層間絶縁膜２２を順次形成する。次いで、層間絶縁膜２２、第５絶縁膜３６、第４絶縁膜３４を貫通し、ソースドレイン領域２０ｂに達するコンタクト４０を形成する。コンタクト４０の形成は例えばリソグラフィ法を用い、ＲＩＥ法による異方性ドライエッチングを用いて行う。コンタクト４０内には導電物質として、例えば、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）によるバリアメタルと、タングステンを埋設することができる。チタン、窒化チタン、タングステンは、例えばＣＶＤ法により形成することができる。
コンタクト４０上には配線４２が形成される。配線４２は例えばタングステンにより形成される。タングステンは例えばＣＶＤ法により成膜し、次いでリソグラフィ法、ＲＩＥ法による異方性ドライエッチングを用いて配線形状に加工することにより形成できる。周辺回路ゲート電極ＰＧ上にはコンタクト４４及び配線４６が形成される。コンタクト４４及び配線４６は、コンタクト４０及び配線４２の形成と同じ工程で形成される。図４（ａ）及び（ｂ）には示されないが、引出領域Ｔにおいて、スペーサ電極３２ａ上に接続するコンタクトも同じ工程で形成される。これについては後述する。
以上により第１の実施形態に係るＮＡＮＤ型フラッシュメモリ装置１を形成することができる。
次に、図１１〜図１３を参照して、コンタクト形成可能領域Ａにおける構成について説明する。図１１は、第１の実施形態における配線の引出領域Ｔの平面レイアウト図の一例を模式的に示したものである。図１１左側にメモリセル領域Ｍが、メモリセル領域Ｍの右側に引出領域Ｔが配置されている。スペーサ電極３２ａへのコンタクト接続は引出領域Ｔにて行う。前述したように、メモリセル領域Ｍにはワード線ＷＬがＸ方向に延在し、Ｙ方向に離間されて複数形成されている。それぞれのワード線ＷＬは引出領域Ｔに引き出されている。同じく選択ゲート電極ＳＧ、及びその側面に形成されたスペーサ電極３２ａはＸ方向に延在しており、引出領域Ｔに引き出されている。
図１２（ａ）は、選択ゲート電極ＳＧの引き出し部分の先端部（図１１中の○印で囲んだ部分）を拡大して示した平面レイアウト図の一例である。図１２（ａ）は選択ゲート電極ＳＧとスペーサ電極３２ａに着目したレイアウトを示している。図１２（ｂ）は、図１２（ａ）のＤＤ線における断面構造を示す図である。
図１２（ａ）及び（ｂ）において、選択ゲート電極ＳＧ側壁部に、第３絶縁膜３０を介してスペーサ電極３２ａが設けられている。スペーサ電極３２ａは上部から下部にかけて湾曲した形状を有している。スペーサ電極３２ａの外側は第４絶縁膜３４、第５絶縁膜３６が取り囲んでいる。コンタクト５４は、選択ゲート電極ＳＧ側面のスペーサ電極３２ａ上の湾曲した部分に接続している。スペーサ電極３２ａの幅は、コンタクト形成可能領域Ａとなる。ここで、第３ポリシリコン膜５２を加工してスペーサ電極３２ａを形成している。この時、第３ポリシリコン膜５２の膜厚は、コンタクト５４を形成する際のリソグラフィのＸ方向における合わせ余裕を考慮して設定されている。コンタクト５４上には配線が設けられている。コンタクト５４及び配線４６の形成方法は、上述のコンタクト４０及び配線４２と同様である。
このような構成を採ることにより、コンタクトを接続させるための電極パターンを別途設けることなく、スペーサ電極３２ａにコンタクト５４を接続することができる。
次に、図１３（ａ）及び（ｂ）は、上記とは異なる形状のコンタクト形成可能領域Ａについて説明するための図である。図１３（ａ）は、選択ゲート電極ＳＧの引き出し部分の先端部（図１１中の○印で囲んだ部分）を拡大して示した平面レイアウト図の一例である。図１３（ａ）は選択ゲート電極ＳＧとスペーサ電極３２ａに着目したレイアウトを示している。図１３（ｂ）は、図１３（ａ）のＥＥ線における断面構造を示す図である。
図１３（ａ）及び（ｂ）において、選択ゲート電極ＳＧ側壁部に、第３絶縁膜３０を介してスペーサ電極３２ａが設けられている。スペーサ電極３２ａは上部から下部にかけて湾曲した形状を有している。スペーサ電極３２ａの外側は第４絶縁膜３４、第５絶縁膜３６によって覆われている。スペーサ電極３２ａを含むコンタクト形成可能領域Ａは、図中Ｘ方向に延長されており、Ｘ方向に選択ゲート電極ＳＧ上に形成されたスペーサ電極３２ａの厚さよりも広く形成されている。この場合、コンタクト形成可能領域Ａは、図１０における工程で、コンタクト形成可能領域Ａを形成したい領域上にフォトレジストを形成することにより、コンタクト形成可能領域Ａを任意の形状、大きさに形成することができる。
図１３（ａ）及び（ｂ）においては、コンタクト形成可能領域Ａは、半導体基板１０上及び選択ゲート電極ＳＧ上にスペーサ電極３２ａに加工される第３ポリシリコン膜５２が残るようにして広く形成している。コンタクト５４上には配線が設けられている。コンタクト５４及び配線４６の形成方法は、上述のコンタクト４０及び配線４２と同様である。図１３（ｂ）において、コンタクト５４が、コンタクト形成可能領域Ａの平面部上に接続している例を示している。コンタクト５４はコンタクト形成可能領域Ａ内であれば任意の場所に形成できる。
コンタクト形成可能領域Ａは、コンタクト５４形成時におけるＸ方向の合わせ余裕を確保して、形成することができる。従って、スペーサ電極３２ａの膜厚によって合わせ余裕を確保しなくてもよいので、第３ポリシリコン膜５２を成膜する際の膜厚を薄くすることができる。この場合は、スペーサ電極３２ａの膜厚を小さくすることができる。従って、その分、選択ゲートトランジスタＳＴを減少させることが可能となり、ひいてはＮＡＮＤ型フラッシュメモリ装置１の小型化に寄与する。
以上説明したように、第１の実施形態において、選択ゲートトランジスタＳＴＤ（ＳＴＳ）は、第２浮遊ゲート電極１５に電子を書き込むことによって閾値の調整を行うことができる。従って、選択ゲートトランジスタＳＴＤのソースドレイン領域２０ａへの不純物注入によって閾値を調整する場合に比較して、メモリセルトランジスタＭＴの閾値変動が抑制されるという利点を有する。
また、ソースドレイン領域２０ａへの不純物注入によって閾値を調整する場合、導入する不純物は例えばボロンが用いられる。従って、ソースドレイン領域２０ａにもボロンが導入されるため、コンタクト４０のコンタクト抵抗が上昇するという問題があった。第１の実施形態によれば、選択ゲートトランジスタＳＴＤの閾値の調整を、第２浮遊ゲート電極１５に電子を注入することによって行う。従って、上述のようにコンタクト抵抗が上昇するというという問題を回避できる。
また、スペーサ電極３２ａの存在により、コンタクト４０下部の半導体基板１０に打ち込まれる高濃度の不純物が選択ゲート電極ＳＧ下部に流入することを抑制できる。従って、選択ゲートトランジスタＳＴＤ又はＳＴＳの閾値が変動することを回避することができる。
また、本実施形態では開口部３８を設ける必要がないため、工程を容易化できる。
（第２の実施形態）
次に、図１４〜図２８を参照して、第２の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の具体的な構成について説明する。第２の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の基本的な構成については、図１〜図３において説明した第１の実施形態における基本構成と同じである。以下の説明において、第１の実施形態と共通する部分については同一の符号を使用し、その説明については適宜省略する。
図１４Ａは第２の実施形態における周辺回路領域の周辺回路トランジスタＰＴの平面レイアウトを示す図の一例である。図１４Ｂは第２の実施形態における周辺回路領域の抵抗素子Ｒの平面レイアウトの一例を示す図である。
図１４Ａにおいて、周辺回路トランジスタＰＴは、素子領域Ｓａ中央部分を跨ぐように設けられた周辺回路ゲート電極ＰＧを有する。素子領域Ｓａは半導体基板１０上に矩形状に区画されており、素子分離領域Ｓｂによって囲まれている。素子領域Ｓａは周辺回路ゲート電極ＰＧにより図中Ｙ方向に離間されている。素子領域Ｓａにソースドレイン領域２０ａ及び２０ｂが形成されている。ソースドレイン領域２０ｂ上にはコンタクト４０が配置されている。
周辺回路ゲート電極ＰＧ上にはコンタクト４４が配置されている。詳しくは後述するが、周辺回路ゲート電極ＰＧは第１ポリシリコン膜１４ａ、電極間絶縁膜１６、第２ポリシリコン膜１８ａ、バリアメタル１８ｂ、金属膜１８ｃ、キャップ絶縁膜２４及び第１マスク絶縁膜２５を積層して有している。コンタクト４４は、第２ポリシリコン膜１８ａ、バリアメタル１８ｂ、金属膜１８ｃ、キャップ絶縁膜２４及び第１マスク絶縁膜２５（以下、上部電極層６８という）が除去されている領域（以下、上部電極層除去領域Ｚ２という）に形成されている。
図１４Ｂにおいて、抵抗素子Ｒは矩形形状の抵抗体６０を有する。抵抗体６０には、所定の距離を離間して、コンタクト６２ａ、及び６２ｂが接続している。抵抗素子Ｒの電流パスはコンタクト６２ａ−６２ｂ間の抵抗体６０となる。抵抗体６０上にはダミー電極６４が設けられている。詳しくは後述するが、ダミー電極６４は第２ポリシリコン膜１８ａ、バリアメタル１８ｂ、金属膜１８ｃ、キャップ絶縁膜２４及び第１マスク絶縁膜２５を積層して有している。コンタクト６２ａ、６２ｂは、ダミー電極６４が除去された領域（以下、ダミー電極除去領域Ｚ３という）に形成されている。
図１４Ｃにおいて、制御線ＳＧＳ、ＳＧＤの中央部付近にはＸ方向に延びる上部電極層除去領域Ｚ１が設けられている。この上部電極層除去領域Ｚ１中にはＸ方向に延びるコンタクト４４が形成されている。また、第１実施例と異なりソース線コンタクトＳＬＣが設けられていない。すなわち、ソース線ＳＬは、Ｘ方向に配置された素子領域Ｓａを共通に接続するいわゆるローカルインターコネクトとなっている。
図１５（ａ）はメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴＤの断面構造を模式的に示す図の一例であり、図１４ＣのＨＨ線における断面構造を示している。なお、選択ゲートトランジスタＳＴＳ側の断面構造も略同じである。
図１５（ａ）において、半導体基板１０上にメモリセルゲート電極ＭＧ、選択ゲート電極ＳＧが設けられている。メモリセルゲート電極ＭＧは、半導体基板１０上に設けられたゲート絶縁膜１２上に、浮遊ゲート電極１４、電極間絶縁膜１６及び制御ゲート電極１８を有している。浮遊ゲート電極１４は、第１ポリシリコン膜１４ａにより形成されている。制御ゲート電極１８は第２ポリシリコン膜１８ａ、バリアメタル１８ｂ及び金属膜１８ｃを積層して有している。金属膜１８ｃ上にはキャップ絶縁膜２４、第１マスク絶縁膜２５、第１絶縁膜２６及び第２絶縁膜２８が設けられている。第１ポリシリコン膜１４ａは例えば不純物が導入されたポリシリコン膜により形成されている。不純物としては例えばボロンが用いられる。
電極間絶縁膜１６は例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ膜により形成されている。第２ポリシリコン膜１８ａは、例えば不純物を導入したポリシリコン膜により形成されている。不純物としては例えばボロンが用いられる。バリアメタル１８ｂは、例えば窒化タングステンにより形成されている。金属膜１８ｃは、例えばタングステンにより形成されている。キャップ絶縁膜２４は、例えばシリコン窒化膜により形成されている。第１マスク絶縁膜２５、第１絶縁膜２６及び第２絶縁膜２８は例えばシリコン酸化膜により形成されている。第１絶縁膜２６は、半導体基板１０、メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧの表面を覆っている。隣接するメモリセルゲート電極ＭＧ間の距離Ｋ１を有している。ここで、メモリセルゲート電極ＭＧが所定のピッチで形成された繰り返しパターンであり、寸法はハーフピッチで形成されている。１ピッチの長さ＝Ｐとすると、メモリセルゲート電極ＭＧの幅は１／２Ｐとなる。メモリセルゲート電極ＭＧ間距離も１／２Ｐとなる。すなわち、Ｋ１＝１／２Ｐとなる。
選択ゲート電極ＳＧは上述のメモリセルゲート電極ＭＧと同様の膜構成を有している。選択ゲート電極ＳＧは、上部電極層６８を有する。上部電極層６８は、第２ポリシリコン膜１８ａ、バリアメタル１８ｂ、金属膜１８ｃ、キャップ絶縁膜２４及び第１マスク絶縁膜２５を有している。選択ゲート電極ＳＧ上にＸ方向に延びるコンタクト（コンタクト配線）４４が接続している。ここで、コンタクト４４はＸ方向に隣接する選択ゲート電極ＳＧの第１ポリシリコン膜１４ａを共通に接続している。
コンタクト４４は層間絶縁膜２２等の絶縁膜を貫通し、選択ゲート電極ＳＧの第１ポリシリコン膜１４ａに直接接続している。コンタクト４４は、選択ゲート電極ＳＧの上部電極層除去領域Ｚ１において選択ゲート電極ＳＧの第１ポリシリコン膜１４ａに達している。上部電極層除去領域Ｚ１は幅Ｋ２を有している。選択ゲート電極ＳＧの上部電極層６８は電極間絶縁膜１６により第１ポリシリコン膜１４ａと絶縁している。選択ゲート電極ＳＧには、コンタクト４４と第１ポリシリコン膜１４ａが接触して導通が図られている。選択ゲートトランジスタＳＴＤ（ＳＴＳ）は浮遊ゲート電極１４のない通常のトランジスタとして動作する。
選択ゲート電極ＳＧの、メモリセルゲート電極ＭＧに隣接する側面と反対側の側面には、絶縁膜側壁６６が設けられている。絶縁膜側壁６６は、選択ゲート電極ＳＧ上の第２絶縁膜２８、第１絶縁膜２６、第１マスク絶縁膜２５、及び選択ゲート電極ＳＧの側面に形成されている。絶縁膜側壁６６には例えばシリコン酸化膜を用いることができる。絶縁膜側壁６６の下部及び側部の半導体基板１０にはソースドレイン領域２０ａ及び２０ｂが形成されている。第２絶縁膜２８、絶縁膜側壁６６及びソースドレイン領域２０ｂ上には、第４絶縁膜３４、第５絶縁膜３６及び層間絶縁膜２２が形成されている。
コンタクト４０は、層間絶縁膜２２、第５絶縁膜３６、及び第４絶縁膜３４を貫通してソースドレイン領域２０ｂに達している。コンタクト４０上には配線４２が形成されている。ここではコンタクト４０はビット線コンタクトＢＬＣ、配線４２はビット線ＢＬを示している。
コンタクト４４は、層間絶縁膜２２、第５絶縁膜３６、第４絶縁膜３４、第２絶縁膜２８、第１絶縁膜２６及び電極間絶縁膜１６を貫通して選択ゲート電極ＳＧの第１ポリシリコン膜１４ａに達している。コンタクト４４上には配線４６が形成されている。
隣接するメモリセルゲート電極ＭＧ間及びメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間には空隙（エアギャップＡＧ）が形成されている。このエアギャップＡＧ上部に蓋をするように第２絶縁膜２８が形成されている。第２絶縁膜２８はメモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧ上部を覆うように形成されることにより、複数のエアギャップＡＧを形成している。言い換えれば、第２絶縁膜２８が、複数のエアギャップＡＧ上に形成されていると言える。エアギャップＡＧにより、メモリセルゲート電極ＭＧ間及びメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間の寄生容量が低減される。
図１５（ｂ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図１４ＡのＩＩ線における断面構造を示している。図１５（ｂ）において、半導体基板１０上にゲート絶縁膜１２を介して周辺回路ゲート電極ＰＧが形成されている。周辺回路ゲート電極ＰＧは第１ポリシリコン膜１４ａ、電極間絶縁膜１６、第２ポリシリコン膜１８ａ、バリアメタル１８ｂ、金属膜１８ｃ及びキャップ絶縁膜２４を積層して有している。キャップ絶縁膜２４上には第１マスク絶縁膜２５、第１絶縁膜２６及び第２絶縁膜２８が設けられている。
周辺回路ゲート電極ＰＧの両側面には絶縁膜側壁６６が設けられている。絶縁膜側壁６６は、第２絶縁膜２８、第１絶縁膜２６、第１マスク絶縁膜２５及び周辺回路ゲート電極ＰＧの側面に形成されている。周辺回路ゲート電極ＰＧの両側面の半導体基板１０表面にはソースドレイン領域２０ａ及び２０ｂが形成されている。周辺回路ゲート電極ＰＧ、絶縁膜側壁６６及び半導体基板１０上には第４絶縁膜３４、第５絶縁膜３６及び層間絶縁膜２２が形成されている。
コンタクト４０は、層間絶縁膜２２、第５絶縁膜３６及び第４絶縁膜３４を貫通してソースドレイン領域２０ｂ上に達している。コンタクト４０上には配線４２が形成されている。また、周辺回路ゲート電極ＰＧ上において、コンタクト４４は、上部電極層除去領域Ｚ２に形成されている。上部電極層除去領域Ｚ２においては上部電極層６８が除去されている。上部電極層除去領域Ｚ２は幅Ｋ３を有している。コンタクト４４は上部電極層除去領域Ｚ２において、層間絶縁膜２２、第５絶縁膜３６、第４絶縁膜３４、第２絶縁膜２８、第１絶縁膜２６を貫通し、第１ポリシリコン膜１４ａに達している。周辺回路ゲート電極ＰＧには、コンタクト４４と第１ポリシリコン膜１４ａが接続されて導通が図られている。従って、周辺回路トランジスタＰＴは浮遊ゲート電極を有さない通常のトランジスタとして動作する。
図１６は、第２の実施形態における抵抗素子Ｒの断面構造を模式的に示す図の一例であり、図１４ＢのＪＪ線における断面構造を示している。図１６において、半導体基板１０上にゲート絶縁膜１２、抵抗体６０が設けられている。半導体基板１０には、例えば導電型がｐ型のシリコン基板を用いることができる。ゲート絶縁膜１２としては、例えばシリコン酸化膜を用いることができる。抵抗体６０には、例えば不純物を導入したポリシリコン膜（第１ポリシリコン膜１４ａ）を用いることができる。不純物としては例えばリン（Ｐ）、ヒ素（Ａｓ）又はボロン（Ｂ）を用いることができる。
抵抗体６０上には、電極間絶縁膜１６、ダミー電極６４、キャップ絶縁膜２４、第１マスク絶縁膜２５が設けられている。電極間絶縁膜１６には、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ膜を用いることができる。ダミー電極６４は、第２ポリシリコン膜１８ａ、バリアメタル１８ｂ及び金属膜１８ｃを積層して備えている。第２ポリシリコン膜１８ａには、例えば不純物を導入したポリシリコン膜を用いることができる。不純物としては例えばリン、ヒ素又はボロンを用いることができる。バリアメタル１８ｂには、例えば窒化タングステンを用いることができる。金属膜１８ｃには、例えばタングステンを用いることができる。キャップ絶縁膜２４には、例えばシリコン窒化膜を用いることができる。第１マスク絶縁膜２５には例えばシリコン酸化膜を用いることができる。
抵抗体６０上にはダミー電極６４が除去されている領域（ダミー電極除去領域Ｚ３）が設けられている。ダミー電極除去領域Ｚ３は幅Ｋ４を有している。これらの上部には第１絶縁膜２６、第２絶縁膜２８及び層間絶縁膜２２が形成されている。第１絶縁膜２６、第２絶縁膜２８及び層間絶縁膜２２には例えばシリコン酸化膜を用いることができる。
コンタクト６２ａ及び６２ｂはダミー電極除去領域Ｚ３において抵抗体６０に接触している。コンタクト６２ａとコンタクト６２ｂは所定の距離を離間している。コンタクト６２ａ及びコンタクト６２ｂは、層間絶縁膜２２、第５絶縁膜３６、第４絶縁膜３４、第２絶縁膜２８、第１絶縁膜２６及び電極間絶縁膜１６を貫通して、抵抗体６０を構成する第１ポリシリコン膜１４ａに接触するように設けられている。コンタクト６２ａ及び６２ｂ内には、例えばチタン／窒化チタンによるバリアメタルとタングステンの積層膜が埋設されている。コンタクト６２ａとコンタクト６２ｂ上には、それぞれ配線６４ａ及び６４ｂが設けられている。配線６４ａ及び６４ｂは例えばタングステンにより形成されている。
ここで、上部電極層除去領域Ｚ１の幅Ｋ２、上部電極層除去領域Ｚ２の幅Ｋ３、及びダミー電極除去領域Ｚ３の幅Ｋ４は、隣接するメモリセルゲート電極ＭＧ間の距離Ｋ１よりも大きい。
第２の実施形態による抵抗素子Ｒによれば、コンタクト６２ａ及び６２ｂが、抵抗体６０に接触するように設けられている。従って、抵抗体６０として、プロセスによって特性変動の少ない第１ポリシリコン膜１４ａを使用することができる。また、金属膜１８ｃにコンタクトを形成する場合に比較して、金属膜１８ｃ−バリアメタル１８ｂ−第２ポリシリコン膜１８ａ−第１ポリシリコン膜１４ａの間の接触抵抗が重畳することがない。従って、特性変動が小さく、バラつきが小さな抵抗値を有する抵抗素子Ｒを得ることが可能となる。
［第２の実施形態の製造方法］
次に、図１５及び図１７〜図２６を参照して、第２の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１５及び図１７〜図２６は、第２の実施形態による不揮発性半導体装置の製造方法を示すための図の一例である。図１５及び図１７〜図２６の各図（ａ）はメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴＤの断面構造を模式的に示す図の一例であり、図１４ＣのＨＨ線における断面構造を示している。なお、選択ゲートトランジスタＳＴＳ側の断面構造も略同じである。図１５及び図１７〜図２６の各図（ｂ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図１４ＡのＩＩ線における断面構造を示している。
先ず、図１７（ａ）及び（ｂ）に示すように、半導体基板１０上に、ゲート絶縁膜１２を形成する。半導体基板１０には、例えばｐ型のシリコン基板を用いることができる。ゲート絶縁膜１２には、例えばドライＯ２による熱酸化を用いて形成したシリコン酸化膜を用いることができる。ゲート絶縁膜１２上に、第１ポリシリコン膜１４ａを形成する。第１ポリシリコン膜１４ａは、例えばＣＶＤ法を用いてノンドープのポリシリコン膜を成膜する。続いて、例えばリソグラフィ法及びイオン注入法を用い、図１７（ａ）に示す領域には不純物として例えばボロンを導入し、図１７（ｂ）に示す領域には不純物として例えばリンを導入する。図１７（ａ）に示す領域では、第１ポリシリコン膜１４ａはｐ型となり、図１７（ｂ）に示す領域では第１ポリシリコン膜１４ａはｎ型となる。
次に、図１７に示す断面構造には表示されないが、リソグラフィ法及びＲＩＥ法を用いて第１ポリシリコン膜１４ａをエッチングし、続けて半導体基板１０をエッチングする。これにより半導体基板１０に素子分離溝を形成する。素子分離絶縁膜としてシリコン酸化膜を素子分離溝に埋設して素子分離領域Ｓｂを形成する。
その後、全面に電極間絶縁膜１６を形成する。電極間絶縁膜１６としては、例えばＯＮＯ膜を用いることができる。ＯＮＯ膜は、例えばＣＶＤ法を用いて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を順に成膜することにより形成することができる。
次に、電極間絶縁膜１６上に、第２ポリシリコン膜１８ａ、バリアメタル１８ｂ、金属膜１８ｃを順次成膜する。第２ポリシリコン膜１８ａには、例えば不純物を導入したポリシリコンを用いることができる。ポリシリコンの成膜は、例えばＣＶＤ法を用いてノンドープのポリシリコンを成膜することにより形成する。続いて、例えばリソグラフィ法及びイオン注入法を用い、図１７（ａ）に示す領域（メモリセル領域Ｍ）には不純物としてボロンを導入し、図１７（ｂ）に示す領域（周辺回路領域ＰＡ）には不純物としてリンを導入する。これにより、図１７（ａ）に示す領域の第２ポリシリコン膜１８ａはｐ型に、図１７（ｂ）に示す領域の第２ポリシリコン膜１８ａはｎ型になる。
バリアメタル１８ｂとしては、例えば窒化タングステンを用いることができる。窒化タングステンは例えばスパッタリング法により成膜することができる。金属膜１８ｃとしては例えばタングステンを用いることができる。タングステンは例えばスパッタリング法により成膜することができる。第２ポリシリコン膜１８ａ及びバリアメタル１８ｂ及び金属膜１８ｃは、メモリセルゲート電極ＭＧにおいては制御ゲート電極１８を構成する。第２ポリシリコン膜１８ａ、バリアメタル１８ｂ及び金属膜１８ｃは、周辺回路ゲート電極ＰＧにおいては上部電極層６８を構成する。
次に、金属膜１８ｃ上に、キャップ絶縁膜２４、第１マスク絶縁膜２５、アモルファスシリコン膜７０及び第２マスク絶縁膜７２を形成する。キャップ絶縁膜２４としては例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法により成膜することができる。第１マスク絶縁膜２５及び第２マスク絶縁膜７２には例えばシリコン酸化膜を用いることができる。第１マスク絶縁膜２５及び第２マスク絶縁膜７２は、例えばＣＶＤ法を用い、ＴＥＯＳ（Tetraethyl orthosilicate、テトラエトキシシラン）をソースガスとしてシリコン酸化膜を成膜することにより形成できる。アモルファスシリコン膜７０は例えばＣＶＤ法を用い、モノシランをソースガスとして、例えば温度４５０℃にてアモルファスシリコンを成膜することにより形成できる。アモルファスシリコン膜７０には成膜中に、不純物として例えばボロンを導入しながら成膜されている。
次いで、第２マスク絶縁膜７２をパターニングする。パターニングは、例えばリソグラフィ法を用いても良いし、例えばダブルパターニング法を用いても良い。第２マスク絶縁膜７２のパターニングは以下のように設定する。後にメモリセルゲート電極ＭＧが形成される領域Ｎ１におけるパターンをパターンＱ、図において選択ゲート電極ＳＧの左側に対応するパターンをパターンＳ１、図において選択ゲート電極ＳＧの右側に対応するパターンをパターンＳ２とする。また、選択ゲート電極ＳＧが形成される領域をＮ２とする。ここで、メモリセルゲート電極ＭＧは所定のピッチで形成された繰り返しパターンであり、寸法はハーフピッチで形成される。１ピッチの長さ＝Ｐとすると、メモリセルゲート電極ＭＧの幅は１／２Ｐとなるように形成される。メモリセルゲート電極ＭＧ間距離も１／２Ｐとなる。パターンＱは、１ピッチの２倍のピッチ、すなわち２Ｐのピッチで繰り返し配置されたパターンとして形成される。パターンＱの幅は１／２Ｐとなるように形成される。隣接するパターンＱ間の距離は３／２Ｐとなる。パターンＳ１は最終的な選択ゲート電極ＳＧの幅を考慮し、所定の幅に形成される。パターンＳ２は図中Ｙ方向右側に延伸している。パターンＱ−パターンＳ１間の距離ｌ１は、３／２Ｐとなるように形成される。パターンＳ１−Ｓ２間の距離ｌ２は、３／２Ｐを越えるように設定される。
図１７（ｂ）に示すように、周辺回路トランジスタＰＴが形成される領域Ｎ３において、パターンＳ３及びＳ４は、パターンＳ３−Ｓ４間が周辺回路ゲート電極ＰＧの形成領域に対応するように形成される。パターンＳ３−Ｓ４間距離ｌ３は３／２Ｐを越えるように設定される。
次に、図１８（ａ）及び（ｂ）に示すように、上述のパターンＱ、Ｓ１〜Ｓ４の側壁にスペーサ絶縁膜７４を形成する。スペーサ絶縁膜７４は以下の工程により形成することができる。スペーサ絶縁膜７４は例えばシリコン窒化膜により形成される。シリコン窒化膜は例えばＣＶＤ法を用い、被覆性の良好な条件にて形成する。シリコン窒化膜の膜厚は、１／２Ｐとなるように設定される。シリコン窒化膜を成膜した後に、全面にＲＩＥ法による異方性ドライエッチングを施し、シリコン窒化膜をエッチバックする。異方性ドライエッチングは、シリコン窒化膜の膜厚分をエッチングするように行う。以上の工程によりスペーサ絶縁膜７４が形成される。この工程により、パターンＱ、Ｓ１〜Ｓ４の側壁に連続するようにスペーサ絶縁膜７４が形成される。
ここで、上述のように、隣接するパターンＱ間、及びパターンＱ−Ｓ１間の距離は３／２Ｐであり、スペーサ絶縁膜７４の幅は１／２Ｐであるため、この領域でのスペーサ絶縁膜７４間の距離Ｋ１は１／２Ｐとなる。パターンＳ１−Ｓ２間、及びパターンＳ３−Ｓ４間では、スペーサ絶縁膜７４の幅だけパターン間の距離が狭くなる。パターンＳ１−Ｓ２間の距離、及びパターンＳ３−Ｓ４間の距離は３／２Ｐを越えるように設定してある。従って、パターンＳ１−Ｓ２間のスペーサ絶縁膜７４間の距離Ｋ２、及びパターンＳ３−Ｓ４間のスペーサ絶縁膜７４間の距離Ｋ３は、距離Ｋ１（＝１／２Ｐ）を越える。Ｋ１、Ｋ２、Ｋ３の関係は、Ｋ２>Ｋ１＝１／２Ｐ、Ｋ３>Ｋ１＝１／２Ｐとなる。
次に、図１９に示すように、領域Ｎ２及び領域Ｎ３と、領域Ｎ１のパターンＱが形成された領域以外とを覆うレジスト７６を形成する。図１９（ｂ）に示す領域には全面を覆うようにレジスト７６を形成する。続いて、レジスト７６をマスクとしてＲＩＥ法によるドライエッチングを施す。このドライエッチングは、第２マスク絶縁膜７２、すなわちシリコン酸化膜を対象とするエッチング条件で行う。第２マスク絶縁膜７２下のアモルファスシリコン膜７０はエッチングストッパとなる。これによりレジスト７６で覆われていない領域のパターンＱをエッチング除去する。
次に、図２０（ａ）及び（ｂ）に示すように、レジスト７６を除去する。領域Ｎ１においてスペーサ絶縁膜７４はパターンＱが除去されたため、ピッチ長さＰで繰り返し配置される孤立したパターンとなる。上述のように、スペーサ絶縁膜７４の幅は１／２Ｐである。領域Ｎ１においてスペーサ絶縁膜７４間の距離は１／２Ｐとなる。領域Ｎ２及び領域Ｎ３では第２マスク絶縁膜７２で形成されたパターンＳ１〜Ｓ４は残存しており、その側面にはスペーサ絶縁膜７４が形成されている。スペーサ絶縁膜７４間のスペースにはアモルファスシリコン膜７０が露出している。
次に、図２１（ａ）及び（ｂ）に示すように、第２マスク絶縁膜７２で形成されたパターンＳ１〜Ｓ４、及びスペーサ絶縁膜７４をマスクとして、アモルファスシリコン膜７０、第１マスク絶縁膜２５、キャップ絶縁膜２４、金属膜１８ｃ、バリアメタル１８ｂ、第２ポリシリコン膜１８ａを順次エッチング除去する。
エッチングはＲＩＥ法を用いた異方性ドライエッチングを用いる。エッチングは以下の複数のステップによって進む。すなわち、第１のステップでは、第２マスク絶縁膜７２のパターンＳ１〜Ｓ４、及びスペーサ絶縁膜７４をマスクとして、アモルファスシリコン膜７０をエッチングする。第１のステップでは、シリコンをエッチング対象とする条件でエッチングを行う。次に、第２のステップでは、シリコン酸化膜をエッチングする条件に変更し、第１マスク絶縁膜２５をエッチングする。続いて、第３のステップでは、シリコン窒化膜をエッチング対象とする条件に変更し、キャップ絶縁膜２４をエッチングする。第２及び第３のステップを実施する間に、第２マスク絶縁膜７２のパターンＳ１〜Ｓ４、及びスペーサ絶縁膜７４がエッチングされて消失しても良い。
アモルファスシリコン膜７０には、第２マスク絶縁膜７２のパターンＳ１〜Ｓ４、及びスペーサ絶縁膜７４のパターンが転写される。第２マスク絶縁膜７２のパターンＳ１〜Ｓ４、及びスペーサ絶縁膜７４が消失した後は、アモルファスシリコン膜７０がエッチングのマスクとなる。第１マスク絶縁膜２５及びキャップ絶縁膜２４には、アモルファスシリコン膜７０のパターンが転写される。
次いで、第４のステップでは、金属膜１８ｃとして例えばタングステン、バリアメタル１８ｂとして例えば窒化タングステンをエッチング対象とする条件に変更し、金属膜１８ｃ及びバリアメタル１８ｂをエッチングする。タングステン及び窒化タングステンをエッチングする条件は同じ条件でも良いし、異なる条件としても良い。
続いて第５のステップでは、第２ポリシリコン膜１８ａとしてポリシリコンをエッチング対象とする条件に変更し、第２ポリシリコン膜１８ａをエッチングする。ステップ４及び５の間にアモルファスシリコン膜７０はエッチングされて消失しても良い。アモルファスシリコン膜７０が消失した後は、第１マスク絶縁膜２５がエッチングのマスクとなる。エッチングは電極間絶縁膜１６をエッチングストッパとして用い、電極間絶縁膜１６上でストップさせる。
以上の工程により、領域Ｎ１においては、メモリセルゲート電極ＭＧの制御ゲート電極１８部分がパターニングされる。隣接する制御ゲート電極１８間距離は距離Ｋ１、すなわち１／２Ｐである。制御ゲート電極１８は、距離Ｋ１で並ぶ繰り返しパターンとなる。領域Ｎ２及び領域Ｎ３においては、上部電極層６８がパターニングされ、上部電極層除去領域Ｚ１及びＺ２が形成される。上部電極層除去領域Ｚ１の幅は距離Ｋ２であり、距離Ｋ１（１／２Ｐ）を越える幅となる。上部電極層除去領域Ｚ２の幅は距離Ｋ３であり、距離Ｋ１（１／２Ｐ）を越える幅となる。
次に、図２２（ａ）及び（ｂ）に示すように、全面に第６絶縁膜８０を形成する。第６絶縁膜８０として、例えばシリコン酸化膜を用いることができる。第６絶縁膜８０は例えば、プラズマＣＶＤ法で形成することができる。第６絶縁膜８０は、被覆性が比較的悪い条件で成膜される。すなわち、図２２に示すように、パターン間が距離Ｋ１以下で形成された制御ゲート電極１８において、制御ゲート電極１８間は第６絶縁膜８０により完全に被覆されない。制御ゲート電極１８の第１マスク絶縁膜２５、キャップ絶縁膜２４、金属膜１８ｃ及びバリアメタル１８ｂの上面及び側面は第６絶縁膜８０により覆われている。第６絶縁膜８０は、制御ゲート電極１８間の上部間口が閉塞しない膜厚で成膜される。隣接する第６絶縁膜８０間には間隙が形成されている。制御ゲート電極１８間の溝の下部は第６絶縁膜８０により被覆されておらず、電極間絶縁膜１６が露出している。
パターン間の距離がＫ１を超える幅Ｋ２及びＫ３で形成された上部電極層除去領域Ｚ１、上部電極層除去領域Ｚ２においては、間口が広いため、第６絶縁膜８０がパターン間に入り込み、内壁が第６絶縁膜８０により被覆される。上部電極層除去領域Ｚ１及び上部電極層除去領域Ｚ２におけるパターン間の距離は上述のように距離Ｋ２及びＫ３であり、距離Ｋ１よりも大きい。上部電極層除去領域Ｚ１及び上部電極層除去領域Ｚ２においては、電極間絶縁膜１６表面に第６絶縁膜８０が表面を被覆するように形成されており、電極間絶縁膜１６は露出していない。
パターン間の距離が距離Ｋ１よりはるかに大きい領域（例えばパターンがほとんどない領域など）においても、同様に第６絶縁膜８０が形成されており、電極間絶縁膜１６は露出していない。第６絶縁膜８０の成膜条件は上記の被覆状態となるように設定される。次いで、ＲＩＥ方によるエッチングを用いて、第６絶縁膜８０をエッチングし、第６絶縁膜８０を後退させる。次工程でのエッチング時に、メモリセルゲート電極ＭＧを加工するのに十分なスペースを得るためである。
次に、図２３(ａ)及び（ｂ）に示すように、第６絶縁膜８０をマスクとして、ＲＩＥ法により異方性ドライエッチングを施す。このエッチングにおいては、電極間絶縁膜１６（例えばＯＮＯ膜）をエッチング対象とした条件の後に、第１ポリシリコン膜１４ａ（例えばポリシリコン）をエッチング対象とした条件に設定される。エッチングはゲート絶縁膜１２をエッチングストッパとして用い、ゲート絶縁膜１２上にてストップさせる。
領域Ｎ１の制御ゲート電極１８間において、第６絶縁膜８０は形成されていない。従って、制御ゲート電極１８間において、第６絶縁膜８０に覆われていないため、エッチングが進行する。一方、上部電極層除去領域Ｚ１、Ｚ２及び、パターン間の距離が距離Ｋ１よりも大きいその他の領域においては、パターン上及びパターン間を含む全面が第６絶縁膜８０により被覆されてマスクされているため、この工程ではエッチングは進行しない。従って、電極間絶縁膜１６及び第１ポリシリコン膜１４ａが抜け残った状態となる。
また、上述のように、制御ゲート電極１８の金属膜１８ｃ及びバリアメタル１８ｂは第６絶縁膜８０で覆われているため、エッチング中にこれらに含まれる金属材料（本実施形態においてはタングステン）が飛散することを抑制することができる。従って、バリアメタル１８ｂ及び金属膜１８ｃに含まれる金属材料による汚染を抑制することができる。次いで、第６絶縁膜８０を選択的に除去する。第６絶縁膜８０の除去は、例えば希釈フッ酸溶液を用いたエッチング処理にて行うことができる。希釈フッ酸溶液としては、例えば、バッファードフッ酸溶液を用いることができる。次いで、メモリセルゲート電極ＭＧ間の半導体基板１０にイオン注入法を用いて不純物を導入する。不純物としては例えばリンを用いることができる。これによりソースドレイン領域２０ａを形成する。
以上の工程を経ると、図２３に示すように、領域Ｎ１においては制御ゲート電極１８間がエッチング除去され、結果として複数のメモリセルゲート電極ＭＧが形成される。領域Ｎ２及び領域Ｎ３は、上述のように第６絶縁膜８０でマスクされているため、上記工程ではエッチングによる加工はされていない。従って、上部電極層除去領域Ｚ１及び上部電極層除去領域Ｚ２においては、電極間絶縁膜１６及び第１ポリシリコン膜１４ａが残存している。
次に、図２４（ａ）及び（ｂ）に示すように、第１絶縁膜２６、第２絶縁膜２８を順次成膜する。第１絶縁膜２６、第２絶縁膜２８としては例えばシリコン酸化膜を用いることができる。第１絶縁膜２６は例えばＣＶＤ法を用いて成膜することができる。第１絶縁膜２６は被覆性の良い条件にて成膜する。第１絶縁膜２６はメモリセル領域においてメモリセルゲート電極ＭＧの側壁を覆うカバー膜として用いられる。
第２絶縁膜２８は例えばプラズマＣＶＤ法を用いて成膜することができる。第２絶縁膜２８は、パターン間の距離がＫ１以下の場合はパターン間に成膜されず、パターン間の距離が距離Ｋ１を超える場合はパターン間に成膜される条件にて成膜する。第２絶縁膜２８は、メモリセルゲート電極ＭＧ間の間隙を埋設することができない条件にて成膜する。
上部電極層除去領域Ｚ１及び上部電極層除去領域Ｚ２の幅はメモリセルゲート電極ＭＧ間距離よりも広い。これを利用し、第２絶縁膜２８は、メモリセルゲート電極ＭＧ間は埋設せず、上部電極層除去領域Ｚ１及び上部電極層除去領域Ｚ２の溝内は埋設するように条件設定される。第２絶縁膜２８がメモリセルゲート電極ＭＧ間の間隙の上部を覆うように形成されることにより、複数のエアギャップＡＧを形成している。言い換えれば、第２絶縁膜２８が、複数のエアギャップＡＧ上に形成されていると言える。これにより、メモリセル領域においてエアギャップＡＧが形成される。エアギャップＡＧにより、メモリセルゲート電極ＭＧ間及びメモリセルゲート電極ＭＧ−選択ゲート電極ＳＧ間の寄生容量が低減される。
次に、図２５（ａ）及び（ｂ）に示すようにレジスト５３を形成する。レジスト５３はリソグラフィ法により形成される。レジスト５３はメモリセルゲート電極ＭＧが形成される領域から選択ゲート電極ＳＧの他方の端部まで、及び、周辺回路ゲート電極ＰＧ上をマスクするように形成されている。
次に図２６（ａ）及び（ｂ）に示すように、レジスト５３をマスクとして、第２絶縁膜２８、第１絶縁膜２６、第１マスク絶縁膜２５、キャップ絶縁膜２４、金属膜１８ｃ、バリアメタル１８ｂ、第２ポリシリコン膜１８ａ、電極間絶縁膜１６、第１ポリシリコン膜１４ａを順次エッチングする。エッチングは、ＲＩＥ法を用いた異方性ドライエッチングにより施される。ゲート絶縁膜１２はエッチングストッパとして用いられ、エッチングはゲート絶縁膜１２上にてストップさせる。次に、レジスト５３を除去する。その後、選択ゲート電極ＳＧ横の半導体基板１０、及び周辺回路ゲート電極ＰＧ横の半導体基板１０に、低濃度に不純物が導入されたソースドレイン領域２０ａを形成する。ソースドレイン領域２０ａは、例えば不純物としてリン、ヒ素又はボロンを用い、イオン注入法により半導体基板１０に不純物イオンを打ち込むことにより形成できる。
次に、図１５に示すように、選択ゲート電極ＳＧ側面、及び周辺回路ゲート電極ＰＧ側面に、絶縁膜側壁６６を形成する。絶縁膜側壁６６は例えばシリコン酸化膜により形成される。絶縁膜側壁６６は例えば以下の工程により形成される。全面にＣＶＤ法を用いて、被覆性の良い条件にてシリコン酸化膜を形成する。次に、ＲＩＥ法による異方性ドライエッチングを用いてシリコン酸化膜をエッチバックする。以上の工程により絶縁膜側壁６６が形成される。次に、選択ゲート電極ＳＧ横の半導体基板１０及び周辺回路ゲート電極ＰＧ横の半導体基板１０に高濃度に不純物が導入されたソースドレイン領域２０ｂを形成する。ソースドレイン領域２０ｂは、例えば不純物としてリン、ヒ素又はボロンを用い、イオン注入法により半導体基板１０に不純物イオンを打ち込むことにより形成できる。ソースドレイン領域２０ａ及びソースドレイン領域２０ｂによりＬＤＤ構造が形成される。
次いで、全面に、第４絶縁膜３４及び第５絶縁膜３６を形成する。第４絶縁膜３４としては例えばシリコン酸化膜を用いることができる。シリコン酸化膜は例えばＣＶＤ法を用いて成膜することができる。第５絶縁膜３６としては例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法を用いて成膜することができる。次いで、層間絶縁膜２２を形成する。層間絶縁膜２２としては例えばシリコン酸化膜を用いることができる。シリコン酸化膜は例えばＣＶＤ法により形成することができる。
次に、層間絶縁膜２２の上面からソースドレイン領域２０ｂ上に達するコンタクト４０を形成する。また、選択ゲート電極ＳＧ上の上部電極層除去領域Ｚ１において層間絶縁膜２２上面から第１ポリシリコン膜１４ａ上面に達するコンタクト４４を形成する。また、周辺回路トランジスタＰＴ上の上部電極層除去領域Ｚ２において、層間絶縁膜２２上面から第１ポリシリコン膜１４ａ上面に達するコンタクト４４を形成する。コンタクト４０及び４４は、以下の方法により形成することができる。コンタクト４０及びコンタクト４４は、共通のリソグラフィ工程及びドライエッチング工程を用いて形成することが可能である。すなわち、ビット線コンタクトＢＬＣに相当するコンタクト４０、周辺回路領域におけるコンタクト４０及びコンタクト６２ａにおいては、例えばリソグラフィ法及びＲＩＥ法による異方性ドライエッチングを用いて層間絶縁膜２２、第５絶縁膜３６及び第４絶縁膜３４を貫通するコンタクト穴を形成する。コンタクト穴の底面は半導体基板１０に達している。また、コンタクト４４及びソース線ＳＬに相当するコンタクトにおいては、例えばリソグラフィ法及びＲＩＥ法による異方性ドライエッチングを用いて、層間絶縁膜２２、第５絶縁膜３６、第４絶縁膜３４、第２絶縁膜２８、第１絶縁膜２６及び電極間絶縁膜１６を貫通する溝を形成する。溝の底面は第１ポリシリコン膜１４ａに達している。
次いで、コンタクト４０及び４４の穴内に、例えばチタン／窒化チタンをバリアメタルとして形成し、続いてタングステンを埋設する。チタン、窒化チタン、タングステンは例えばＣＶＤ法により成膜することができる。次に、配線４２及び４６を形成する。配線４２及び４６は例えば以下の方法により形成することができる。すなわち、全面に例えばタングステンをＣＶＤ法により成膜する。次に、リソグラフィ法及びＲＩＥ法による異方性ドライエッチングにより、タングステンをパターニングし、配線形状を形成する。以上の工程により第２の実施形態に係る不揮発性半導体記憶装置を形成することができる。
コンタクト４０、４４及び６２ａ、配線４２、４６、６４ａ及び６４ｂの形成は、上記方法に代えて、以下の方法を用いることができる。すなわち、選択ゲート電極ＳＧ横及び周辺回路ゲート電極ＰＧ横のソースドレイン領域２０ｂ上において層間絶縁膜２２上面から半導体基板１０に達するコンタクト４０を形成する。また、上部電極層除去領域Ｚ１及びＺ２おいて層間絶縁膜２２上面から第１ポリシリコン膜１４ａ上面に達するコンタクト４４を形成する。
次いで、例えばＣＶＤ法を用いて、チタン／窒化チタン、タングステンを順次成膜する。チタン／窒化チタン及びタングステンは、コンタクト４０及び４４の穴内を埋設し、さらに層間絶縁膜２２表面に所定の膜厚となるように成膜される。次に、リソグラフィ法及びＲＩＥ法による異方性ドライエッチングを施し、チタン／窒化チタン及びタングステンを配線形状にパターニングする。このようにして、コンタクト４０及び４４、配線４２及び４６を形成することができる。
以上の工程により第２の実施形態に係る不揮発性半導体記憶装置を製造することができる。
次に、図２７及び図２８を参照して、第２の実施形態に係るワード線ＷＬの引出領域Ｔからコンタクトパッド領域Ｌ１に至る領域の構成について説明する。図２７は、第２の実施形態に係るワード線ＷＬの引出領域Ｔの平面レイアウト図の一例を模式的に示したものである。図２７においては、ワード線ＷＬ及び選択ゲート電極ＳＧに着目して平面レイアウト図を示している。図２７中左側にメモリセル領域Ｍが、メモリセル領域Ｍの右側に引出領域Ｔが配置されている。引出領域Ｔの図中右側にはコンタクトパッド領域Ｌ１（図中斜線で示す領域）が配置されている。引出領域Ｔは、ワード線ＷＬをメモリセル領域Ｍからコンタクトパッド領域Ｌ１に引き出すための領域である。
メモリセル領域Ｍにおいて、素子分離領域Ｓｂが図中Ｙ方向に延伸し、Ｘ方向に所定の間隔を離間してラインアンドスペース状に複数本並列している。素子領域Ｓａは素子分離領域Ｓｂに区画されており、同じく図中Ｙ方向に延伸し、Ｘ方向に所定の間隔を離間してラインアンドスペース状に並列している。ワード線ＷＬは図中Ｘ方向に延伸し、Ｙ方向に所定の間隔を離間してラインアンドスペース状に複数本並列している。一対の選択ゲート電極ＳＧがＸ方向に延伸している。
複数のワード線ＷＬが、一対の選択ゲート電極ＳＧを隔てて図中上下（Ｙ方向）に分離して配置されている。ワード線ＷＬは、メモリセル領域Ｍと同じ間隔で図中Ｙ方向に延長し、引出領域Ｔに引き出されている。ワード線ＷＬはメモリセルゲート電極ＭＧでもあるため、隣接するワード線ＷＬ間の距離は上述のように距離Ｋ１（１／２Ｐ）である。選択ゲート電極ＳＧの図中下側に位置するワード線ＷＬは、引出領域Ｔにおいて端部を有しており、端部においてワード線ＷＬは終端している。選択ゲート電極ＳＧの図中上側のワード線ＷＬは、引出領域Ｔの端部からさらに図中右方向（Ｙ方向）に延伸している。
コンタクトパッド領域Ｌ１において、ワード線ＷＬは、コンタクトパッド７８が分散配置されるようにひきまわされている。コンタクトパッド領域Ｌ１において、パターン間距離は、距離Ｋ１よりも大きい。従って、コンタクトパッド領域Ｌ１では電極間絶縁膜１６及び第１ポリシリコン膜１４ａは抜け残っており、残存している。一対の選択ゲート電極ＳＧに挟まれた領域Ｌ２は、パターン間距離が距離Ｋ１よりも大きいが、図２６にて示した工程でゲート絶縁膜１２が露出するまでエッチング加工される領域である。従って、領域Ｌ２では電極間絶縁膜１６及び第１ポリシリコン膜１４ａは抜け残っておらず、除去されている。
図２８（ａ）及び（ｂ）は、引出領域Ｔのワード線ＷＬ端部を含む断面図の一例を示す図である。図２８（ａ）はワード線ＷＬ間における断面図を示しており、図２７のII−II線における断面を示す。図２８（ｂ）はワード線ＷＬ上における断面を示しており、図２７のIII−III線における断面を示す。
図２８（ａ）において、ワード線ＷＬ間距離は前述のように距離Ｋ１（１／２Ｐ）であるためエアギャップＡＧが形成されている。コンタクトパッド領域Ｌ１においては、パターン間距離は距離Ｋ１より大きい。従って、コンタクトパッド領域Ｌ１においては、図２３で説明した工程において、第６絶縁膜８０が全面を被覆している。図２３における工程を経ると、コンタクトパッド領域Ｌ１においては、電極間絶縁膜１６及び第１ポリシリコン膜１４ａが抜け残った状態となる。すなわち、コンタクトパッド領域Ｌ１においては全面に電極間絶縁膜１６及び第１ポリシリコン膜１４ａが存在している。
エアギャップＡＧが消失する箇所はパターン間距離が距離Ｋ１よりも大きくなるところである。電極間絶縁膜１６及び第１ポリシリコン膜１４ａが抜け残る箇所はパターン間距離が距離Ｋ１より大きい場所である。エアギャップＡＧが消失する箇所と、電極間絶縁膜１６及び第１ポリシリコン膜１４ａが抜け残る箇所の端部はおおよそ一致する。
図２８（ｂ）において、半導体基板１０上にゲート絶縁膜１２及び電極間絶縁膜１６が形成されている。引出領域Ｔにおいては電極間絶縁膜１６上に制御ゲート電極１８、キャップ絶縁膜２４及び第１マスク絶縁膜２５が形成されている。コンタクトパッド領域Ｌ１においては、パターン間距離は距離Ｋ１より大きい。コンタクトパッド領域Ｌ１においては、上述のように第１ポリシリコン膜１４ａ及び電極間絶縁膜１６が抜け残った状態となっている。上記膜構成の上部に、第１絶縁膜２６、第２絶縁膜２８、第４絶縁膜３４及び第５絶縁膜３６が積層し、さらにその上に層間絶縁膜２２が形成されている。
以上より、コンタクトパッド領域Ｌ１のようにパターン間の距離が距離Ｋ１よりも大きい領域では、電極間絶縁膜１６及び第１ポリシリコン膜１４ａが抜け残る。従って、コンタクトパッド領域Ｌ１でエッチング時の基板やられを回避することができるという効果を有する。ここで、基板やられとは、メモリセルゲート電極ＭＧ等の加工時などに、ゲート絶縁膜１２が膜減りし、半導体基板１０までエッチングされてしまうことを意味する。また、引出領域Ｔで電極間絶縁膜１６及び第１ポリシリコン膜１４ａが抜け残ることで、エアギャップＡＧの端部での開口が小さくなり、第４絶縁膜３４、第５絶縁膜３６及び層間絶縁膜２２による封止が容易となる。
（第３の実施形態）
次に、図２９から図４６を参照して、第３の実施形態に係るＮＡＮＤ型フラッシュメモリ装置１の具体的な構成について説明する。第３の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の基本的な構成については、図１〜図３において説明した第１の実施形態における基本構成と同じである。以下の説明において、第１及び第２の実施形態と共通する部分については同一の符号を使用し、その説明については適宜省略する。
図２９は第３の実施形態における周辺回路領域の周辺回路トランジスタＰＴの平面レイアウトを示す図の一例である。図２９において、周辺回路トランジスタＰＴは、図中における素子領域Ｓａの中央部分を跨ぐように設けられた周辺回路ゲート電極ＰＧを有する。素子領域Ｓａは半導体基板１０上に例えば矩形状に区画されており、素子分離領域Ｓｂによって囲まれている。素子領域Ｓａは周辺回路ゲート電極ＰＧにより図中Ｙ方向に離間されており、それぞれにソースドレイン領域２０ａ、２０ｂが形成されている。ソースドレイン領域２０ｂ上にはコンタクト４０が配置されている。周辺回路ゲート電極ＰＧ上にはコンタクト４４が配置されている。
図３０（ａ）はメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴＤの断面構造を模式的に示す図の一例であり、図１４ＣのＨＨ線における断面構造を示している。なお、選択ゲートトランジスタＳＴＳ側の断面構造も略同じである。
図３０（ａ）において、半導体基板１０上にメモリセルゲート電極ＭＧ、選択ゲート電極ＳＧが設けられている。メモリセルゲート電極ＭＧは、半導体基板１０上に設けられたゲート絶縁膜１２上に、浮遊ゲート電極１４、電極間絶縁膜１６及び制御ゲート電極１８を有している。浮遊ゲート電極１４は、第１ポリシリコン膜１４ａにより形成されている。制御ゲート電極１８は第２ポリシリコン膜１８ａ、バリアメタル１８ｂ及び金属膜１８ｃを積層して有している。金属膜１８ｃ上にはキャップ絶縁膜２４、第１絶縁膜２６及び第２絶縁膜２８が設けられている。
半導体基板１０としては、例えばｐ型不純物が導入されたシリコン基板を用いることができる。ゲート絶縁膜１２としては例えばシリコン酸化膜を用いることができる。第１ポリシリコン膜１４ａは例えば不純物が導入されたポリシリコン膜により形成されている。不純物としては例えばボロンが導入されることにより、第１ポリシリコン膜１４ａはｐ型となっている。電極間絶縁膜１６は例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ膜により形成されている。第２ポリシリコン膜１８ａは、例えば不純物を導入したポリシリコン膜により形成されている。不純物としては例えばボロンが導入されることにより、第２ポリシリコン膜１８ａはｐ型となっている。
バリアメタル１８ｂは、例えば窒化タングステンにより形成されている。金属膜１８ｃは、例えばタングステンにより形成されている。バリアメタル１８ｂは、金属膜１８ｃと第１ポリシリコン膜１４ａ又は第２ポリシリコン膜１８ａが反応してシリサイドを形成することを防止するためのバリア膜として用いられている。また、バリアメタル１８ｂは、導電性を有し、金属膜として用いられている。
キャップ絶縁膜２４は、例えばシリコン窒化膜により形成されている。第１絶縁膜２６及び第２絶縁膜２８は例えばシリコン酸化膜により形成されている。第１絶縁膜２６は、半導体基板１０、メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧの表面を覆っている。
選択ゲート電極ＳＧはメモリセルゲート電極ＭＧと同様の膜構成を有しているが、第１ポリシリコン膜１４ａ、電極間絶縁膜１６及び第２ポリシリコン膜１８ａの構造が異なる。すなわち、電極間絶縁膜１６は、図において選択ゲート電極ＳＧの左側から右方向に延伸し、中央付近において図中上方向に延伸方向を変え、その上端がバリアメタル１８ｂに接するように形成されている。電極間絶縁膜１６の他端は、選択ゲート電極ＳＧ左側側壁の第１絶縁膜２６に接するように形成されている。第２ポリシリコン膜１８ａは電極間絶縁膜１６、バリアメタル１８ｂ及び第１絶縁膜２６に囲まれるように形成される。選択ゲート電極ＳＧの図中右側の領域において、第１ポリシリコン膜１４ａとバリアメタル１８ｂが接触している。
メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧの表面には第１絶縁膜２６が形成されている。メモリセルゲート電極ＭＧ間にはエアギャップＡＧが形成されている。第２絶縁膜２８がエアギャップＡＧ及びメモリセルゲート電極ＭＧ上に形成されている。エアギャップＡＧは第２絶縁膜２８によりその上部を塞がれるように形成されている。選択ゲート電極ＳＧの図中右端部の側面には絶縁膜側壁６６が形成されている。メモリセルゲート電極ＭＧ間の半導体基板１０にはソースドレイン領域２０ａが形成されている。選択ゲート電極ＳＧの図中右側の半導体基板１０にはソースドレイン領域２０ａ及び２０ｂが形成されている。
上記構成の上部に、第４絶縁膜３４、第５絶縁膜３６及び層間絶縁膜２２が形成されている。第４絶縁膜３４には例えばシリコン酸化膜を用いることができる。第５絶縁膜３６には例えばシリコン窒化膜を用いることができる。コンタクト４０は、これら膜を貫通して、ソースドレイン領域２０ｂに達している。コンタクト４０内には例えばチタン／窒化チタンによるバリア膜とタングステンが埋設されている。コンタクト４０上には配線４２が設けられている。配線４２は例えばタングステンにより形成されている。
図３０（ｂ）はメモリセルゲート電極ＭＧの延在方向（Ｘ方向、図１における行方向）に沿った方向におけるメモリセルゲート電極ＭＧの断面を模式的に示す図の一例である。図３０（ｂ）は図１４ＣのＭＭ線における断面構造を示している。図３０（ｂ）において、半導体基板１０表面に、所定幅で形成された素子分離溝９２が複数設けられている。素子分離溝９２内には素子分離絶縁膜９０が埋設されており、素子分離領域Ｓｂを形成している。素子領域Ｓａは、素子分離領域Ｓｂによって、図において左右方向に複数に分断されている。素子領域Ｓａの半導体基板１０表面には、ゲート絶縁膜１２が形成されており、ゲート絶縁膜１２上に、浮遊ゲート電極１４（第１ポリシリコン膜１４ａ）が形成されている。浮遊ゲート電極１４の下部の側面に接して素子分離絶縁膜９０が設けられている。素子分離絶縁膜９０上面高さは、浮遊ゲート電極１４上面よりも低く、下面よりも高い位置に設定されている。素子分離絶縁膜９０及び浮遊ゲート電極１４は電極間絶縁膜１６により覆われている。浮遊ゲート電極１４、電極間絶縁膜１６及び素子分離絶縁膜９０上は、電極間絶縁膜１６を介して制御ゲート電極１８に覆われている。制御ゲート電極１８は全体としては図における左右方向に縦断するように形成されている。制御ゲート電極１８上には、キャップ絶縁膜２４、第１絶縁膜２６、第２絶縁膜２８、第４絶縁膜３４、第５絶縁膜３６及び層間絶縁膜２２が順に積層されている。
図３０（ｃ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図２９のＰＰ線における断面構造を示している。図３０（ｃ）において、半導体基板１０上にゲート絶縁膜１２を介して周辺回路ゲート電極ＰＧが形成されている。周辺回路ゲート電極ＰＧは第１ポリシリコン膜１４ａ、バリアメタル１８ｂ、金属膜１８ｃ、キャップ絶縁膜２４の積層膜を有している。第１ポリシリコン膜１４ａには不純物が導入されたポリシリコンを用いることができる。不純物としては例えばリン又はヒ素を用いることができ、この領域では第１ポリシリコン膜１４ａはｎ型となっている。第１ポリシリコン膜１４ａとバリアメタル１８ｂは、全面において接しているため、接触面積が大きい。従って、接触抵抗を低くできる。
キャップ絶縁膜２４上には第１絶縁膜２６及び第２絶縁膜２８が設けられている。周辺回路ゲート電極ＰＧの両側面には絶縁膜側壁６６が設けられている。絶縁膜側壁６６は、第２絶縁膜２８、第２絶第１絶縁膜２６及び周辺回路ゲート電極ＰＧの側面に形成されている。周辺回路ゲート電極ＰＧの両側の半導体基板１０表面にはソースドレイン領域２０ａ及び２０ｂが形成されている。周辺回路ゲート電極ＰＧ、絶縁膜側壁６６及び半導体基板１０上には第４絶縁膜３４、第５絶縁膜３６及び層間絶縁膜２２が形成されている。
コンタクト４０は、層間絶縁膜２２、第５絶縁膜３６及び第４絶縁膜３４を貫通してソースドレイン領域２０ｂ上に達している。コンタクト４０上には配線４２が形成されている。また、周辺回路ゲート電極ＰＧ上において、コンタクト４４は、層間絶縁膜２２、第５絶縁膜３６、第４絶縁膜３４、第２絶縁膜２８、第１絶縁膜２６を貫通し、金属膜１８ｃに達して接触している。周辺回路ゲート電極ＰＧにおいて、第１ポリシリコン膜１４ａとバリアメタル１８ｂの間には、電極間絶縁膜１６が存在せず、第１ポリシリコン膜１４ａとバリアメタル１８ｂは広い面積で接触している。周辺回路ゲート電極ＰＧにおいては、コンタクト４４から、金属膜１８ｃ、バリアメタル１８ｂ及び第１ポリシリコン膜１４ａを介して導通が図られている。周辺回路トランジスタＰＴは浮遊ゲート電極を有さない通常のトランジスタとして動作する。
以上の構成により、選択ゲート電極ＳＧにおいては、第１ポリシリコン膜１４ａとバリアメタル１８ｂとの接触面積を大きくできるため、接触抵抗を小さくすることができる。また、例えば第１の実施形態における開口部３８（図４（ｂ）参照）を形成するためには、解像力の高いリソグラフィ工程を用いるが、本実施形態では開口部３８を設ける必要がないため、工程を容易化できる。
［第３の実施形態の製造方法］
次に、図３０〜図４６を参照して、第３の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図３０〜図４６は、第２の実施形態による不揮発性半導体装置の製造方法を示すための図の一例である。図３０〜図４６の各図（ａ）はメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴＤの断面構造を模式的に示す図の一例であり、図１４ＣのＨＨ線における断面構造を示している。なお、図３０には示されていないが、選択ゲートトランジスタＳＴＳ側の断面構造も略同じである。図３０〜図４６の各図（ｂ）は、メモリセルゲート電極ＭＧの延在方向に沿った方向（図１４ＣにおいてＸ方向、図１にける行方向）における断面構造を模式的に示す図の一例であり、図１４ＣのＭＭ線における断面構造を示す。図３０〜図４６の各図（ｃ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図２９（ａ）のＰＰ線における断面構造を示す。
先ず、図３１（ａ）、（ｂ）及び（ｃ）に示すように、半導体基板１０上にゲート絶縁膜１２、第１ポリシリコン膜１４ａ、第３マスク絶縁膜９４を順次形成する。半導体基板１０としては、導電型がｐ型のシリコン基板を用いることができる。ゲート絶縁膜１２は、例えばシリコン酸化膜を用いることができる。シリコン酸化膜は、例えば温度８００℃〜９５０℃程度で、ドライＯ２雰囲気にて半導体基板１０としてのシリコン基板を熱酸化することにより形成することができる。第１ポリシリコン膜１４ａは例えばＣＶＤ法を用いてノンドープポリシリコンを成膜し、次いでリソグラフィ法及びイオン注入法を用いて、不純物を導入する。メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧが形成される領域には、不純物として例えばボロンを導入する。
周辺回路トランジスタＰＴが形成される領域には、不純物として例えばリン又はヒ素を導入する。これにより、メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧが形成される領域の第１ポリシリコン膜１４ａはｐ型ポリシリコンとなる。また、周辺回路トランジスタＰＴが形成される領域の第１ポリシリコン膜１４ａはｎ型ポリシリコンとなる。第３マスク絶縁膜９４は、例えばＣＶＤ法を用いてシリコン窒化膜を成膜することにより形成することができる。次にリソグラフィ法を用い、ＲＩＥ法による異方性ドライエッチングを施す。このエッチングにより、第３マスク絶縁膜９４、第１ポリシリコン膜１４ａ、ゲート絶縁膜１２を順次加工する。さらに半導体基板１０をエッチングし、ゲート絶縁膜１２の下面よりも深い素子分離溝９２を形成する。
次に、図３２（ａ）、（ｂ）及び（ｃ）に示すように、全面に素子分離絶縁膜９０を形成することにより、素子分離溝９２を埋設する。素子分離絶縁膜９０は第３マスク絶縁膜９４上面を覆って、十分厚く成膜される。素子分離絶縁膜９０としては例えばシリコン酸化膜が用いられる。素子分離絶縁膜９０は、例えば、ＣＶＤ法によりライナー膜となるシリコン酸化膜を形成し、次いで、ポリシラザン溶液をスピンコート法により塗布し、水蒸気雰囲気中で熱処理を施すことにより形成できる。ポリシラザンは−ＳｉＨ２−ＮＨ−の基本構造を有するポリマーであり、水蒸気雰囲気でアニールすることによってシリコン酸化膜に転換される。
次に、図３３（ａ）、（ｂ）及び（ｃ）に示すように、ＣＭＰ法を用いて素子分離絶縁膜９０を研磨する。素子分離絶縁膜９０の研磨は第３マスク絶縁膜９４をストッパとして用い、第３マスク絶縁膜９４上面高さにてストップさせる。
続いて、図３４（ａ）、（ｂ）及び（ｃ）に示すように、素子分離絶縁膜９０をエッチバックし、素子分離絶縁膜９０表面高さが、第３マスク絶縁膜９４下面高さ（第１ポリシリコン膜１４ａ上面高さ）と同じになるように設定する。エッチバックは例えば希釈フッ酸溶液を用いたエッチングにより行うことができる。素子分離絶縁膜９０のエッチバック量は、希釈フッ酸溶液によるエッチング処理時間を調整することにより制御する。
次に、図３５（ａ）、（ｂ）及び（ｃ）に示すように、第３マスク絶縁膜９４を除去する。第３マスク絶縁膜９４の除去は、例えば１４０℃程度に加熱したリン酸（ホットリン酸）を用いたエッチングにより行うことができる。この工程により、素子分離絶縁膜９０表面と第１ポリシリコン膜１４ａ表面の高さが略一致したフラットな表面が形成される。
次に、図３６（ａ）、（ｂ）及び（ｃ）に示すように、レジスト７６を形成する。図３６（ａ）においては、レジスト７６は選択ゲート電極ＳＧ形成領域に形成される。レジスト７６の端部は、後に選択ゲート電極ＳＧの中央付近になるように設定する。図３６（ａ）及び（ｂ）に示すように、メモリセルゲート電極ＭＧが形成される領域にはレジスト７６は形成されない。図３６（ｃ）に示すように、周辺回路トランジスタＰＴが形成される領域では、周辺回路ゲート電極ＰＧ上を覆う領域にレジスト７６が形成される。本実施形態では全面にレジスト７６が形成される例を示している。レジスト７６は、メモリセルゲート電極ＭＧが形成される領域上、及び選択ゲート電極ＳＧが形成される領域のおよそ半分程度の上部には形成されていない。
次に、図３７（ａ）、（ｂ）及び（ｃ）に示すように、レジスト７６をマスクとして、素子分離絶縁膜９０及び第３マスク絶縁膜９４にエッチングを施す。エッチングは、例えばＲＩＥ法を用いた異方性ドライエッチングを用いる。このエッチングは、素子分離絶縁膜９０を形成するシリコン酸化膜と、第１ポリシリコン膜１４ａを形成するポリシリコンのエッチングレートが略同じになる条件にて行う。これにより、図３７（ｂ）に示すように、素子分離絶縁膜９０と第１ポリシリコン膜１４ａにより形成されたフラットな表面を維持したままエッチングが進行する。上述のようにメモリセルゲート電極ＭＧが形成される領域、及び選択ゲート電極ＳＧが形成される領域の半分程度において、レジスト７６は形成されていない。従って、メモリセルゲート電極ＭＧが形成される領域、及び選択ゲート電極ＳＧが形成される領域のおよそ半分程度の領域にエッチングが施され、掘り下げられる。この領域において、第１ポリシリコン膜１４ａ及び素子分離絶縁膜９０が、フラットな表面を保った状態で下方に掘り下げられて後退する。レジスト７６の端部で第１ポリシリコン膜１４ａに段差が形成される。
次に、図３８（ａ）、（ｂ）及び（ｃ）に示すように、レジスト７６を例えばアッシングを用いて除去する。次いで、素子分離絶縁膜９０を、ＲＩＥ法を用いてドライエッチングすることにより後退させる。このエッチングは等方性でも異方性でも良い。これにより素子分離絶縁膜９０上面高さが、第１ポリシリコン膜１４ａ上面より低く、下面よりも高い所定の高さとなるように調整する。
次に、図３９（ａ）、（ｂ）及び（ｃ）に示すように、全面に電極間絶縁膜１６、第２ポリシリコン膜１８ａを形成する。電極間絶縁膜１６には例えばＯＮＯ膜を用いることができる。ＯＮＯ膜は例えばＣＶＤ法を用いて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を順次成膜することにより形成することができる。電極間絶縁膜１６は被覆性の良い条件にて成膜される。第２ポリシリコン膜１８ａは例えばＣＶＤ法を用いてノンドープポリシリコンを成膜し、次いでリソグラフィ法及びイオン注入法を用いて、不純物を導入する。メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧが形成される領域には、不純物として例えばボロンを導入する。周辺回路トランジスタＰＴが形成される領域には、不純物として例えばリン又はヒ素を導入する。これにより、メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧが形成される領域の第２ポリシリコン膜１８ａはｐ型ポリシリコンとなる。また、周辺回路トランジスタＰＴが形成される領域の第１ポリシリコン膜１４ａはｎ型ポリシリコンとなる。第２ポリシリコン膜１８ａのＣＶＤ法による成膜では、被覆性の良い条件を用いる。
被覆性の良い条件にて成膜された電極間絶縁膜１６及び第１ポリシリコン膜１４ａにより、図３８（ａ）、（ｂ）及び（ｃ）に示した工程で形成された段差が保持されている。次いで、非感光性レジスト９６をスピン塗布し、現像処理を施して硬化させる。非感光性レジスト９６により、上記段差が埋め込まれてフラットな表面が形成される。または、有機塗布膜を形成することによりフラットな表面を有する膜を形成することもできる。
続いて、図４０（ａ）、（ｂ）及び（ｃ）に示すように、非感光性レジスト９６または有機塗布膜と第２ポリシリコン膜１８ａとのエッチングレートが略同じになるように条件を設定し、ＲＩＥ法によるドライエッチングを用いて全面をエッチバックする。エッチバックは、電極間絶縁膜１６にて一旦ストップさせる。
次いで、図４１（ａ）、（ｂ）及び（ｃ）に示すように、表面に露出した電極間絶縁膜１６を例えばＲＩＥ法によるドライエッチングによりエッチング除去する。このエッチングは、第２ポリシリコン膜１８ａ及び第１ポリシリコン膜１４ａがあまり膜減りしないように行う。これにより、表面が平坦となる。第２ポリシリコン膜１８ａと第１ポリシリコン膜１４ａの間には電極間絶縁膜１６が介在している。第２ポリシリコン膜１８ａと第１ポリシリコン膜１４ａは、電極間絶縁膜１６により絶縁されている。選択ゲートトランジスタＳＴＤが形成される領域、及び周辺回路トランジスタＰＴが形成される領域において、第１ポリシリコン膜１４ａが露出している。
次に、図４２（ａ）、（ｂ）及び（ｃ）に示すように、バリアメタル１８ｂ、金属膜１８ｃを形成する。バリアメタル１８ｂには例えば窒化タングステンを用いることができる。バリアメタル１８ｂは金属膜１８ｃと第１ポリシリコン膜１４ａ又は第２ポリシリコン膜１８ａが反応してシリサイドを形成することを防止するためのバリア膜として用いられている。また、バリアメタル１８ｂは、導電性を有し、金属膜として用いられている。金属膜１８ｃには例えばタングステンを用いることができる。窒化チタン及びタングステンは例えばスパッタリング法を用いて成膜することができる。選択ゲート電極ＳＧ及び周辺回路ゲート電極ＰＧが形成される領域では、第１ポリシリコン膜１４ａとバリアメタル１８ｂが接触している。
次いで、キャップ絶縁膜２４を形成する。浮遊ゲート電極１４は例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法を用いて成膜することが可能である。
次に、図４３（ａ）、（ｂ）及び（ｃ）に示すように、リソグラフィ法及びＲＩＥ法を用いて、キャップ絶縁膜２４、金属膜１８ｃ、バリアメタル１８ｂ、第２ポリシリコン膜１８ａ、電極間絶縁膜１６、第１ポリシリコン膜１４ａをエッチング加工する。エッチングはゲート絶縁膜１２上にてストップさせる。メモリセルゲート電極ＭＧを形成する。また、選択ゲート電極ＳＧのメモリセルゲート電極ＭＧ側の側面が加工される。リソグラフィ法に代えて、ダブルパターニング法、又はトリプルパターニング法を用いても良い。
次に、図４４（ａ）、（ｂ）及び（ｃ）に示すように、第１絶縁膜２６及び第２絶縁膜２８を順次成膜する。第１絶縁膜２６及び第２絶縁膜２８には例えばシリコン酸化膜を用いることができる。第１絶縁膜２６は例えばＣＶＤ法を用いて成膜することができる。第１絶縁膜２６は被覆性の良い条件にて成膜する。第１絶縁膜２６はパターニングされたメモリセルゲート電極ＭＧの表面にコンフォーマルに被覆されて形成される。第２絶縁膜２８は例えばプラズマＣＶＤ法により形成できる。第２絶縁膜２８の成膜は被覆性の悪い条件を用いて、間隔の小さな隙間には入り込まないように成膜する。これによりメモリセルゲート電極ＭＧ間に形成された間隙には第２絶縁膜２８が入り込まず、メモリセルゲート電極ＭＧ上面をつなぐ様にして塞ぎつつ第２絶縁膜２８が形成される。これによりメモリセルゲート電極ＭＧ間にエアギャップＡＧが形成される。エアギャップＡＧによりメモリセルゲート電極ＭＧ間の寄生容量が低減される。
次いで、図４５（ａ）、（ｂ）及び（ｃ）に示すように、リソグラフィ法を用いてレジスト７６を形成する。レジスト７６は、図４５（ａ）及び（ｂ）に示すように、メモリセルゲート電極ＭＧが形成される領域から、メモリセルゲート電極ＭＧに隣接しない側の選択ゲート電極ＳＧ端までを覆うように形成される。また、レジスト７６は、図４５（ｃ）に示すように、周辺回路ゲート電極ＰＧが形成される領域上を覆うように形成される。次いで、ＲＩＥ法による異方性ドライエッチングを用いて、レジスト７６をマスクとして、第２絶縁膜２８から第１ポリシリコン膜１４ａまでをエッチング加工する。これにより、選択ゲート電極ＳＧ及び周辺回路ゲート電極ＰＧを形成する。
次いで、図４６（ａ）、（ｂ）及び（ｃ）に示すように、レジスト７６を除去し、メモリセルゲート電極ＭＧ、選択ゲート電極ＳＧ及び周辺回路ゲート電極ＰＧをマスクとして、イオン注入法により半導体基板１０に不純物を導入する。不純物としては例えばリン、ヒ素又はボロンを用いることができる。これにより、半導体基板１０に、低濃度の不純物領域であるソースドレイン領域２０ａが形成される。
次いで、選択ゲート電極ＳＧのメモリセルゲート電極ＭＧに隣接していない方の端部側面、及び周辺回路ゲート電極ＰＧの側面に、絶縁膜側壁６６を形成する。絶縁膜側壁６６は例えばシリコン酸化膜により形成されている。絶縁膜側壁６６の形成は例えば以下の工程により行う。所定の膜厚によりシリコン酸化膜を形成する。シリコン酸化膜は例えばＣＶＤ法を用いて、被覆性の良好な条件を用いて成膜される。次いで、全面にＲＩＥ法による異方性ドライエッチングを用いてエッチバックを施す。以上の工程により絶縁膜側壁６６が形成される。次いで、イオン注入法により、半導体基板１０に、例えばリン、ヒ素、又はボロンを導入し、高濃度不純物領域であるソースドレイン領域２０ｂを形成する。ソースドレイン領域２０ａ及びソースドレイン領域２０ｂによりＬＤＤ構造が形成される。
次いで、第４絶縁膜３４、第５絶縁膜３６及び層間絶縁膜２２が順次成膜される。第４絶縁膜３４には例えばＣＶＤ法により形成したシリコン酸化膜を用いることができる。第５絶縁膜３６には例えばＣＶＤ法により形成したシリコン窒化膜を用いることができる。層間絶縁膜２２には例えばＣＶＤ法により形成したシリコン酸化膜を用いることができる。
次に、図３０（ａ）、（ｂ）及び（ｃ）に示すように、層間絶縁膜２２表面から半導体基板１０表面までを貫通し、ソースドレイン領域２０ｂ上に接するコンタクト４０と、層間絶縁膜２２表面から金属膜１８ｃ表面までを貫通し、金属膜１８ｃ上に接するコンタクト４４を形成する。コンタクト４０及びコンタクト４４内は、チタン／窒化チタンによるバリア膜と、タングステンにより埋設される。チタン、窒化チタン及びタングステンは、例えばＣＶＤ法により成膜される。次いで、ＣＭＰ法を用いて余剰部分を研磨除去することにより、コンタクト４０及び４４内に埋設されるメタルプラグを形成することができる。続いて、コンタクト４０及び４４上に配線４２が形成される。配線４２は例えばタングステンにより形成されている。タングステンは例えばＣＶＤ法を用いて形成される。タングステンに、リソグラフィ法及びＲＩＥ法による異方性ドライエッチングを施して、配線４２が形成される。以上により本実施形態に係るＮＡＮＤ型フラッシュメモリ装置１が形成される。
以上説明したように、メモリセルゲート電極ＭＧを形成する領域において、第１ポリシリコン膜１４ａ及び素子分離絶縁膜９０をあらかじめ掘り下げることにより、選択ゲート電極ＳＧ形成領域の中ほどに段差を形成し、ＣＭＰ法を利用して平坦化することで段差の上面部分の電極間絶縁膜１６を選択的に除去することが可能となる。これにより、選択ゲート電極ＳＧ及び周辺回路ゲート電極ＰＧにおいて、広い面積で第１ポリシリコン膜１４ａとバリアメタル１８ｂとを接触させることができる。第１ポリシリコン膜１４ａとバリアメタル１８ｂ及び金属膜１８ｃの接触抵抗を小さくすることが可能となるため、デバイスの微細化、及び高速化に寄与することができる。また、本実施形態によって、図４の開口部３８の形成が不要となるため、解像力の高いリソグラフィプロセスを採用する必要がなく、プロセスが容易となる。
（第４の実施形態）
次に、図４７から図５８を参照して、第４の実施形態に係るＮＡＮＤ型フラッシュメモリ装置１の具体的な構成について説明する。第４の実施形態におけるＮＡＮＤ型フラッシュメモリ装置１の基本的な構成については、図１〜図３において説明した第１の実施形態における基本構成と同じである。以下の説明において、第１、第２及び第３の実施形態と共通する部分については同一の符号を使用し、その説明については適宜省略する。
図４７（ａ）、（ｂ）及び（ｃ）は、第４の実施形態に係る各部の断面構造の一例を示す図である。図４７（ａ）は、メモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴＤの断面構造を模式的に示す図の一例であり、図１４ＣのＨＨ線における断面構造を示している。なお、選択ゲートトランジスタＳＴＳ側の断面構造も略同じである。図４７（ｂ）はメモリセルゲート電極ＭＧの延在方向（Ｘ方向、図１における行方向）に沿った方向におけるメモリセルゲート電極ＭＧの断面を模式的に示す図の一例である。図１４ＣのＭＭ線における断面構造を示している。図４７（ｃ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図２９のＰＰ線における断面構造を示している。
図４７（ａ）に示す断面構造は、図３０（ａ）に示す断面構造と略同じであるが、下記の点において異なる。すなわち、図において、選択ゲート電極ＳＧ形成領域の中央部における半導体基板１０に段差が設けられている。半導体基板１０は、選択ゲート電極ＳＧの中央部より右側に位置する領域が、中央部より左側の領域に比較して高い段となっている。選択ゲート電極ＳＧの中央より右側領域の高い段を上段１００と称し、左側領域の低い段を下段１０２と称する。半導体基板１０の上段１００から下段１０２にかける境界部分は、斜面１０４が形成されている。斜面１０４の右端（上端）と左端（下端）は、選択ゲート電極ＳＧの形成領域に存在している。
メモリセルゲート電極ＭＧの形成領域は半導体基板１０の下段１０２に形成されている。この領域では半導体基板１０に斜面１０４は形成されておらず、半導体基板１０は平面となっている。半導体基板１０上には、ゲート絶縁膜１２、第１ポリシリコン膜１４ａ、電極間絶縁膜１６及び第２ポリシリコン膜１８ａが積層して形成されている。
メモリセルゲート電極ＭＧの形成領域は下段１０２から斜面１０４、上段１００に跨っている。ゲート絶縁膜１２は下段１０２乃至上段１００の形状を反映するように形成されている。また、選択ゲート電極ＳＧにおいて、第１ポリシリコン膜１４ａ、電極間絶縁膜１６は、下段１０２乃至上段１００の形状を反映するように形成されており、斜面１０４の上方において斜めの形状となっている。第２ポリシリコン膜１８ａ及び電極間絶縁膜１６は、上段１００領域の第１ポリシリコン膜１４ａ上面高さで平坦となっている。上段１００領域で、電極間絶縁膜１６は除去されている。
第２ポリシリコン膜１８ａは図中、選択ゲート電極ＳＧのおおよそ左側半分の領域に存在しており、電極間絶縁膜１６により第１ポリシリコン膜１４ａと隔てられている。第１ポリシリコン膜１４ａ、電極間絶縁膜１６及び第２ポリシリコン膜１８ａ上にはバリアメタル１８ｂ、金属膜１８ｃ、キャップ絶縁膜２４及び第１絶縁膜２６が形成されている。第１ポリシリコン膜１４ａ、電極間絶縁膜１６及び第２ポリシリコン膜１８ａ上にはバリアメタル１８ｂ、金属膜１８ｃ、キャップ絶縁膜２４が平坦に形成されている。
第１ポリシリコン膜１４ａとバリアメタル１８ｂは、上段１００において、選択ゲート電極ＳＧのおよそ右側半分の広い面積にて接触している。メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧ表面上には、全体を覆うようにして第１絶縁膜２６が形成されている。第１絶縁膜２６上には第２絶縁膜２８が形成されている。半導体基板１０表面の上段１００の選択ゲート電極ＳＧ横にはソースドレイン領域２０ａ及び２０ｂが形成されている。これらの上部には全体を覆うように、第４絶縁膜３４、第５絶縁膜３６及び層間絶縁膜２２が形成されている。層間絶縁膜２２上面からソースドレイン領域２０ｂ表面まで貫通してコンタクト４０が形成されている。コンタクト４０上には配線４２が形成されている。選択ゲート電極ＳＧ形成領域において、電極間絶縁膜１６は、その左端（下端）が選択ゲート電極ＳＧ側面の電極間絶縁膜１６に接している。電極間絶縁膜１６は、右端（上端）がバリアメタル１８ｂに接している。バリアメタル１８ｂは導電性を有しており、金属膜としても用いられている。
図４７（ａ）及び（ｂ）に示すように、メモリセルゲート電極ＭＧは、平坦な半導体基板１０の下段１０２領域に形成されている。メモリセルゲート電極ＭＧは、半導体基板１０上に形成されており、ゲート絶縁膜１２、第１ポリシリコン膜１４ａ、電極間絶縁膜１６及び第２ポリシリコン膜１８ａが積層して形成されている。第２ポリシリコン膜１８ａ上には、バリアメタル１８ｂ、金属膜１８ｃ、キャップ絶縁膜２４が形成されている。
半導体基板１０及びメモリセルゲート電極ＭＧの表面上には第１絶縁膜２６が形成されている。メモリセルゲート電極ＭＧ間には空隙が存在しており、この空隙上部を塞ぐ様にして第２絶縁膜２８が形成されている。この空隙はエアギャップＡＧとなる。第２絶縁膜２８が、複数のメモリセルゲート電極ＭＧ上、複数のエアギャップＡＧ上、及び選択ゲート電極ＳＧ上までを覆うようにして形成されることにより、複数のエアギャップＡＧを形成している。言い換えれば、第２絶縁膜２８が、複数のエアギャップＡＧ上に形成されていると言える。
図４７（ｃ）に示すように、周辺回路トランジスタＰＴは、半導体基板１０の上段１００に設けられている。他の点に関しては図３０（ｃ）に示す第３の実施形態と同じ構成を有している。第３の実施形態と同様に、周辺回路ゲート電極ＰＧの第１ポリシリコン膜１４ａとバリアメタル１８ｂは、全面において接しているため、接触面積が大きい。従って、接触抵抗を低くできる。
［第４の実施形態の製造方法］
次に、図４７〜図５８を参照して、第４の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図４７〜図５８は、第２の実施形態による不揮発性半導体装置の製造方法を示すための図の一例である。図４７〜図５８の各図（ａ）はメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴＤの断面構造を模式的に示す図の一例であり、図１４ＣのＨＨ線における断面構造を示している。なお、図４７には示されていないが、選択ゲートトランジスタＳＴＳ側の断面構造も略同じである。図４７〜図５８の各図（ｂ）は、メモリセルゲート電極ＭＧの延在方向に沿った方向（図１４ＣにおいてＸ方向、図１にける行方向）における断面構造を模式的に示す図の一例であり、図１４ＣのＭＭ線における断面構造を示す。図４７〜図５８の各図（ｃ）は、周辺回路トランジスタＰＴの断面構造を模式的に示す図の一例であり、図２９（ａ）のＰＰ線における断面構造を示す。
先ず、図４８（ａ）、（ｂ）及び（ｃ）の示すように、半導体基板１０上にレジスト７６を形成する。半導体基板１０としては、導電型がｐ型のシリコン基板を用いることができる。レジスト７６は選択ゲート電極ＳＧ及び周辺回路ゲート電極ＰＧが形成される領域に設けられる。レジスト７６はメモリセルゲート電極ＭＧが形成される領域には設けられていない。レジスト７６左端は、図４８（ａ）に示すように、将来的に選択ゲート電極ＳＧが形成される領域の中央付近に位置するように形成されている。メモリセルゲート電極ＭＧが形成される領域は半導体基板１０表面が露出している。
次に、ＲＩＥ法を用いて、レジスト７６をマスクとして半導体基板１０にエッチングを施す。このエッチングでは強い異方性条件は採用せず、レジスト７６端において、半導体基板１０としてのシリコン基板が斜めになるような条件でエッチングを施す。これによりメモリセルゲート電極ＭＧが形成される領域及び選択ゲート電極ＳＧの左半分の領域の半導体基板１０がエッチングされて、この部分が掘り下げられ、段差が形成される。前述のように、半導体基板１０が掘り下げられていない領域を上段１００、掘り下げられた領域を下段１０２、上段１００と下段１０２の間の斜めの領域を斜面１０４と称する。
次に、図４９（ａ）、（ｂ）及び（ｃ）に示すように、レジスト７６を除去した後、半導体基板１０上にゲート絶縁膜１２、第１ポリシリコン膜１４ａ、第３マスク絶縁膜９４を順次形成する。ゲート絶縁膜１２、第１ポリシリコン膜１４ａ、第３マスク絶縁膜９４は、第３の実施形態における図３１（ａ）、（ｂ）及び（ｃ）にて説明した方法により形成される。ゲート絶縁膜１２、第１ポリシリコン膜１４ａ、第３マスク絶縁膜９４は、半導体基板１０に形成された上段１００、下段１０２及び斜面１０４の形状を反映して形成されており、第３マスク絶縁膜９４表面には段差が形成されている。第３マスク絶縁膜９４上面高さは、メモリセルゲート電極ＭＧが形成される領域及び選択ゲート電極ＳＧの左側領域において低くなっており、これ以外の領域では高くなっている。
次にリソグラフィ法を用い、ＲＩＥ法による異方性ドライエッチングを施す。このエッチングにより、第３マスク絶縁膜９４、第１ポリシリコン膜１４ａ、ゲート絶縁膜１２を順次加工する。さらに半導体基板１０をエッチングし、ゲート絶縁膜１２の下面よりも深い素子分離溝９２を形成する。
次に、図５０（ａ）、（ｂ）及び（ｃ）に示すように、全面に素子分離絶縁膜９０を形成することにより、素子分離溝９２を埋設する。素子分離絶縁膜９０は第３マスク絶縁膜９４上面から十分厚く成膜される。素子分離絶縁膜９０は、第３の実施形態における図３２（ａ）、（ｂ）及び（ｃ）で説明した方法により形成される。
次に、図５１（ａ）、（ｂ）及び（ｃ）に示すように、ＣＭＰ法を用いて素子分離絶縁膜９０を研磨する。素子分離絶縁膜９０の研磨は第３マスク絶縁膜９４をストッパとして用い、上段１００における第３マスク絶縁膜９４上面高さにてストップさせる。素子分離絶縁膜９０及び第３マスク絶縁膜９４によって形成される表面は、第３マスク絶縁膜９４上面高さで平坦になる。
続いて、図５２（ａ）、（ｂ）及び（ｃ）に示すように、素子分離絶縁膜９０をエッチバックし、素子分離絶縁膜９０の表面高さを、マスク絶縁膜９４の上面とほぼ同じ高さとなるように設定する。本実施形態においては、下段１０２の素子分離絶縁膜９０表面高さはマスク絶縁膜９４上面高さとなっている例を示している。エッチバックは例えばＲＩＥ法によるドライエッチングを用いることができる。この場合、ドライエッチングは異方性条件でも等方性条件でも良い。また、ドライエッチングに代えて、希釈フッ酸を用いてエッチバックを行うことができる。
続いて、図５３（ａ）、（ｂ）及び（ｃ）に示すように、素子分離絶縁膜９０をエッチバックし、下段１０２における素子分離絶縁膜９０表面高さを、第１ポリシリコン膜１４ａの上面高さよりも低く、下面高さよりも高い所定の高さとなるように設定する。エッチバックは例えばＲＩＥ法によるドライエッチングを用いることができる。この場合、ドライエッチングは異方性条件でも等方性条件でも良い。
なお、上段１００に隣接する素子分離絶縁膜９０の上面が半導体基板１０よりも低くなってしまうと、選択ゲートトランジスタＳＧの特性が変化してしまう場合がある。そこで、図５３（ａ）、（ｃ）に示すように上段１００及び斜面１０４にレジスト７６を形成する。その結果、上段１００及び斜面１０４における素子分離絶縁膜９０はエッチングされず下段１０２の素子分離絶縁膜９０のみがエッチングされる。
次に、図５４（ａ）、（ｂ）及び（ｃ）に示すように、第３マスク絶縁膜９４を除去する。第３マスク絶縁膜９４の除去は、例えば１４０℃程度に加熱したリン酸（ホットリン酸）を用いたエッチングにより行うことができる。次に、全面に電極間絶縁膜１６、第２ポリシリコン膜１８ａを形成する。電極間絶縁膜１６には例えばＯＮＯ膜を用いることができる。ＯＮＯ膜は例えばＣＶＤ法を用いて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を順次成膜することにより形成することができる。電極間絶縁膜１６は被覆性の良い条件にて成膜される。第１ポリシリコン膜１４ａは例えば不純物が導入されたポリシリコンを用いることができる。ポリシリコンはＣＶＤ法により形成することができ、被覆性の良い条件を用いる。不純物は例えばリン又はボロンを用いることができ、イオン注入法を用いて不純物をポリシリコン中に導入することができる。被覆性の良い条件にて成膜された電極間絶縁膜１６及び第１ポリシリコン膜１４ａにより、上段１００及び下段１０２、及びその間の斜面１０４によって形成される段差形状が保持されている。次いで非感光性レジスト９６をスピン塗布し、現像処理を施して硬化させる。非感光性レジスト９６により、上記段差が埋め込まれてフラットな表面が形成される。または、有機塗布膜を形成してすることによりフラットな表面を有する膜を形成することもできる。
続いて、図５５（ａ）、（ｂ）及び（ｃ）に示すように、非感光性レジスト９６または有機塗布膜と第２ポリシリコン膜１８ａとのエッチングレートが略同じになるように条件を設定し、ＲＩＥ法によるドライエッチングを用いて全面をエッチバックする。エッチバックは、上段１００領域の電極間絶縁膜１６にて一旦ストップさせる。
次いで、図５６（ａ）、（ｂ）及び（ｃ）に示すように、第２ポリシリコン膜１８ａ及び第１ポリシリコン膜１４ａから表面に露出した部分の電極間絶縁膜１６を、ＲＩＥ法によるドライエッチングによりエッチング除去する。このエッチングは、第２ポリシリコン膜１８ａ及び第１ポリシリコン膜１４ａが膜減りしないように行う。メモリセルゲート電極ＭＧが形成される領域（下段１０２領域）において、電極間絶縁膜１６を確実に残存させるためである。これにより、表面が平坦となる。また、選択ゲート電極ＳＧが形成される領域、及び周辺回路ゲート電極ＰＧが形成される領域において、第１ポリシリコン膜１４ａを露出させることができる。
次に、図５７（ａ）、（ｂ）及び（ｃ）に示すように、バリアメタル１８ｂ、金属膜１８ｃを形成する。バリアメタル１８ｂには例えば窒化タングステンを用いることができる。バリアメタル１８ｂは金属膜１８ｃと第１ポリシリコン膜１４ａ又は第２ポリシリコン膜１８ａが反応してシリサイドを形成することを防止するためのバリア膜として用いられている。また、バリアメタル１８ｂは、導電性を有し、金属膜として用いられている。金属膜１８ｃには例えばタングステンを用いることができる。窒化チタン及びタングステンは例えばスパッタリング法を用いて成膜することができる。次いで、キャップ絶縁膜２４を形成する。キャップ絶縁膜２４には例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法を用いて成膜することが可能である。
次に、図５８（ａ）、（ｂ）及び（ｃ）に示すように、リソグラフィ法及びＲＩＥ法を用いて、キャップ絶縁膜２４、金属膜１８ｃ、バリアメタル１８ｂ、第２ポリシリコン膜１８ａ、電極間絶縁膜１６、第１ポリシリコン膜１４ａをエッチング加工する。エッチングはゲート絶縁膜１２上にてストップさせる。これによりメモリセルゲート電極ＭＧを形成する。リソグラフィ法に代えて、ダブルパターニング法、又はトリプルパターニング法を用いても良い。
次に、第３の実施形態における図４４（ａ）、（ｂ）及び（ｃ）、図４５（ａ）、（ｂ）及び（ｃ）、及び図４６（ａ）、（ｂ）及び（ｃ）において説明した工程を実施する。続いて、第３の実施形態と同様に、層間絶縁膜２２表面から半導体基板１０表面までを貫通し、ソースドレイン領域２０ｂ上に接するコンタクト４０と、層間絶縁膜２２表面から金属膜１８ｃ表面までを貫通し、金属膜１８ｃ上に接するコンタクト４４を形成する。以上の工程により、図４７（ａ）、（ｂ）及び（ｃ）に示すように、本実施形態に係るＮＡＮＤ型フラッシュメモリ装置１が形成される。
以上説明したように、メモリセルゲート電極ＭＧを形成する領域において、半導体基板１０をあらかじめ掘り下げることにより段差を形成し、後の工程でＣＭＰ法を利用することで段差の上段１００部分の電極間絶縁膜１６を選択的に除去することが可能となる。これにより、選択ゲート電極ＳＧ及び周辺回路ゲート電極ＰＧにおいて、広い面積で第１ポリシリコン膜１４ａとバリアメタル１８ｂとを接触させることができる。従って、接触抵抗を小さくすることが可能となるため、デバイスの微細化、及び高速化に寄与することができる。
また、例えば、厚いゲート酸化膜と薄いゲート酸化膜を形成するためにあらかじめ半導体基板１０に段差を設ける工程と、本実施形態において半導体基板１０に段差を設ける工程とを兼用することができる。従って、工程削減が可能となる。また、本実施形態によって、図４の開口部３８の形成が不要となるため、解像力の高いリソグラフィプロセスを採用する必要がなく、プロセスが容易となる。
（他の実施形態）
上記に説明した実施形態では、不揮発性半導体記憶装置の一例としてＮＡＮＤ型のフラッシュメモリ装置に適用した例を示したが、その他、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用しても良い。
電極間絶縁膜１６として、ＯＮＯ膜を適用した一例を示したが、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜等を適用しても良い。
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１はＮＡＮＤ型フラッシュメモリ装置、１０は半導体基板、１４は浮遊ゲート電極、１４ａは第１ポリシリコン膜、１６は電極間絶縁膜、１８は制御ゲート電極、１８ａは第２ポリシリコン膜、１８ｂはバリアメタル、１８ｃは金属膜、２６は第１絶縁膜、３０は第３絶縁膜、３２ａはスペーサ電極、４０、４４、５４はコンタクト、６８は上部電極層、Ｍはメモリセル領域、ＭＴはメモリセルトランジスタ、ＭＧはメモリセルゲート電極、ＢＬはビット線、ＳＬはソース線、ＰＴは周辺回路トランジスタ、ＳＧは選択ゲート電極、ＳＴＤ、ＳＴＳは選択ゲートトランジスタ、Ｔは引出領域、Ｚ１、Ｚ２は上部電極層除去領域である。

Claims (8)

  1. 半導体基板と、
    前記半導体基板上に、
    電気的なデータの書き込み及び消去が可能なメモリセルトランジスタと、
    前記メモリセルトランジスタと、前記メモリセルトランジスタの一端に接続された第１の選択ゲートトランジスタとを有するメモリセルユニットと、
    を有し、
    前記メモリセルトランジスタのゲート電極は、電気的にフローティングな浮遊ゲート電極と、制御ゲート電極とを積層して備え、
    前記第１の選択ゲートトランジスタのゲート電極は、電気的にフローティングな下部電極と、上部電極とを有し、
    前記第１の選択ゲートトランジスタのゲート電極は、その側壁部に、前記上部電極と、前記下部電極と、前記半導体基板とに対し、絶縁膜を介して対向している側壁電極を有すること、
    を特徴とする不揮発性半導体記憶装置。
  2. 前記側壁電極は、その上面から下面にかけて湾曲した断面形状をしており、当該湾曲した部分においてコンタクトが接触していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記コンタクトは、前記選択ゲート電極の引出領域において、前記側壁電極と接触していることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 制御回路をさらに具備し、
    前記制御回路は、
    前記メモリセルトランジスタの制御ゲート電極には第１の電圧を印加し、
    半導体基板には第２の電圧を印加し、
    前記側壁電極には第３の電圧を印加し、
    前記上部電極はフローティングとし、
    前記第１の電圧は前記第２の電圧よりも小さく、
    前記第１の電圧は前記第３の電圧よりも小さいこと、
    を特徴とする請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置。
  5. 半導体基板と、
    前記半導体基板上に、
    電気的なデータの書き込み及び消去が可能であり、列方向に第１の幅を置いて配置されたメモリセルトランジスタと、
    前記複数のメモリセルトランジスタのうち１のメモリセルトランジスタの一端に接続された第１の選択ゲートトランジスタとを有するメモリセルユニットと、
    を有し、
    それぞれの前記メモリセルトランジスタのゲート電極は、電気的にフローティングな浮遊ゲート電極と、制御ゲート電極とを積層して備え、
    前記第１及び第２の選択ゲートトランジスタのゲート電極は、前記浮遊ゲート電極と同じ材料を有する下部電極と、前記制御ゲート電極と同じ材料を有する上部電極を積層して備え、
    前記第１の選択ゲートトランジスタのゲート電極には、前記上部電極を除去した領域が設けられ、前記領域において前記下部電極に接触するコンタクトが設けられており、
    前記上部電極を除去した領域の幅は前記第１の幅よりも大きいこと、
    を特徴とする不揮発性半導体記憶装置。
  6. 電気的なデータの書き込み及び消去が可能なモリセルトランジスタと、
    前記メモリセルトランジスタと、前記メモリセルトランジスタの一端に接続された第１の選択ゲートトランジスタとを有するメモリセルユニットと、
    を有し、
    前記メモリセルトランジスタのゲート電極は、電気的にフローティングな浮遊ゲート電極と、制御ゲート電極とを積層して備え、
    前記制御ゲート電極は下部膜と、上部膜とを有し、
    前記第１の選択ゲートトランジスタのゲート電極は、前記浮遊ゲート電極と同じ材料を有する下部電極と、前記制御ゲート電極と同じ材料を有する第１上部電極を積層して備え、
    前記第１の選択ゲートトランジスタのゲート電極は、前記メモリセルトランジスタと隣接する側とは反対側の端部で、前記下部電極と前記上部膜が接触していること、
    を特徴とする不揮発性半導体記憶装置。
  7. 前記第１の選択ゲートトランジスタのゲート電極は、前記上部電極と前記下部電極との間に電極間絶縁膜を有し、
    前記第１の選択ゲートトランジスタのゲート電極の側壁に側壁絶縁膜を有しており、
    前記第１の選択ゲートトランジスタのゲート長方向における断面において、前記電極間絶縁膜の一端が前記上部膜に接し、前記電極間絶縁膜の他端が前記側壁絶縁膜に接していること、
    を特徴とする請求項６に記載の不揮発性半導体記憶装置。
  8. 前記不揮発性半導体記憶装置は、さらに周辺回路トランジスタを有し、
    前記周辺回路トランジスタのゲート電極は第１導電型のポリシリコンと前記制御ゲートと同じ構造の第２上部電極の積層膜を有しており、
    前記メモリセルトランジスタは、前記浮遊ゲート電極において第２導電型のポリシリコンを有し、
    前記下部膜は第２導電型のポリシリコンである、
    を特徴とする請求項６又は７に記載の不揮発性半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935115B2 (en) 2015-11-18 2018-04-03 Toshiba Memory Corporation Nonvolatile semiconductor storage device and method of manufacturing nonvolatile semiconductor storage device

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1056161A (ja) * 1996-06-07 1998-02-24 Samsung Electron Co Ltd 不揮発性メモリ装置及びその製造方法
JPH1065025A (ja) * 1996-08-19 1998-03-06 Sanyo Electric Co Ltd 不揮発性半導体記憶装置
JPH11260910A (ja) * 1998-03-12 1999-09-24 Nippon Steel Corp 半導体装置及びその製造方法
JP2000082755A (ja) * 1999-08-26 2000-03-21 Seiko Instruments Inc 半導体不揮発性メモリ
JP2001111011A (ja) * 1999-10-06 2001-04-20 Hitachi Ltd 半導体集積回路装置およびその製造方法
US20050266634A1 (en) * 2004-05-25 2005-12-01 Jin-Taek Park Methods of fabricating semiconductor devices including polysilicon resistors and related devices
JP2010147491A (ja) * 2010-02-01 2010-07-01 Toshiba Corp 半導体記憶装置の製造方法
JP2011114034A (ja) * 2009-11-24 2011-06-09 Toshiba Corp 半導体記憶装置
JP2012004304A (ja) * 2010-06-16 2012-01-05 Toshiba Corp 不揮発性半導体記憶装置
JP2013065775A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013115329A (ja) * 2011-11-30 2013-06-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1056161A (ja) * 1996-06-07 1998-02-24 Samsung Electron Co Ltd 不揮発性メモリ装置及びその製造方法
JPH1065025A (ja) * 1996-08-19 1998-03-06 Sanyo Electric Co Ltd 不揮発性半導体記憶装置
JPH11260910A (ja) * 1998-03-12 1999-09-24 Nippon Steel Corp 半導体装置及びその製造方法
JP2000082755A (ja) * 1999-08-26 2000-03-21 Seiko Instruments Inc 半導体不揮発性メモリ
JP2001111011A (ja) * 1999-10-06 2001-04-20 Hitachi Ltd 半導体集積回路装置およびその製造方法
US20050266634A1 (en) * 2004-05-25 2005-12-01 Jin-Taek Park Methods of fabricating semiconductor devices including polysilicon resistors and related devices
JP2011114034A (ja) * 2009-11-24 2011-06-09 Toshiba Corp 半導体記憶装置
JP2010147491A (ja) * 2010-02-01 2010-07-01 Toshiba Corp 半導体記憶装置の製造方法
JP2012004304A (ja) * 2010-06-16 2012-01-05 Toshiba Corp 不揮発性半導体記憶装置
JP2013065775A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013115329A (ja) * 2011-11-30 2013-06-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935115B2 (en) 2015-11-18 2018-04-03 Toshiba Memory Corporation Nonvolatile semiconductor storage device and method of manufacturing nonvolatile semiconductor storage device

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