JP2013115329A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 実施形態による不揮発性半導体記憶装置は、半導体基板11と、半導体基板上に形成されたゲート絶縁膜12と、ゲート絶縁膜上に形成され、13族元素であるP型不純物を含有するポリシリコンからなり、下部膜13aと下部膜上に積層された上部膜13bとを有するフローティングゲート電極13と、フローティングゲート電極上に形成された電極間絶縁膜16と、電極間絶縁膜上に形成されたコントロールゲート電極17と、を具備し、上部膜におけるP型不純物の濃度又は活性化濃度は、下部膜におけるP型不純物の濃度又は活性化濃度より高い。
【選択図】図2
Description
図1を用いて、本実施形態に係る不揮発性半導体記憶装置のフローティングゲート(FG)電極について説明する。尚、本実施形態では、不揮発性半導体記憶装置として、フローティングゲート電極に電荷を蓄積することによってデータを記録する、NAND型フラッシュメモリを例に挙げる。
第1の実施形態は、NAND型フラッシュメモリセルのP型ポリシリコンのフローティングゲート電極の上部膜としてSiGe膜を用いることで、フローティングゲート電極におけるコントロールゲート(CG)電極に接して囲まれている領域がSiGe膜からなる構造になっている。
図2(a)乃至(c)を用いて、第1の実施形態に係る不揮発性半導体記憶装置のメモリセル構造について説明する。ここで、図2(a)は、メモリセルのビット線方向のAA断面を示し、図2(b)は、メモリセルのワード線方向のGC断面を示し、図2(c)は、FG構造の深さ方向に対するP型不純物(ボロン)濃度プロファイルを示す。
図3(a)及び(b)から図6(a)及び(b)を用いて、第1の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造方法について説明する。ここで、各図(a)は、メモリセルのビット線方向のAA断面を示し、各図(b)は、メモリセルのワード線方向のGC断面を示す。
上記第1の実施形態によれば、フローティングゲート電極13のFG上部膜13bとして、P型不純物の活性化促進物質であるゲルマニウムを含有した膜(SiGe膜)を用いている。このため、SiGe膜からなるFG上部膜13b中のボロン(P型不純物)の活性化濃度を上げることが可能である。
第2の実施形態は、NAND型フラッシュメモリセルのP型ポリシリコンのフローティングゲート電極の上部層として、カーボン含有層を用いる。尚、第2の実施形態では、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
図7(a)乃至(c)、図8(a)乃至(c)を用いて、第2の実施形態に係る不揮発性半導体記憶装置のメモリセル構造について説明する。ここで、図7(a)及び図8(a)は、メモリセルのビット線方向のAA断面を示し、図7(b)及び図8(b)は、メモリセルのワード線方向のGC断面を示し、図7(c)及び図8(c)は、FG構造の深さ方向に対するP型不純物(ボロン)濃度プロファイルを示す。
図9(a)及び(b)を用いて、第2の実施形態に係る不揮発性半導体記憶装置のAタイプのメモリセルの製造方法について説明する。ここで、図9(a)は、メモリセルのビット線方向のAA断面を示し、図9(b)は、メモリセルのワード線方向のGC断面を示す。
図10(a)及び(b)を用いて、第2の実施形態に係る不揮発性半導体記憶装置のBタイプのメモリセルの製造方法について説明する。ここで、図10(a)は、メモリセルのビット線方向のAA断面を示し、図10(b)は、メモリセルのワード線方向のGC断面を示す。
上記第2の実施形態によれば、フローティングゲート電極13のFG上部膜13bとして、P型不純物の拡散抑制物質であるカーボンを含有したカーボン含有層を用い、FG上部膜13b内においてコントロールゲート電極17の電界を強く受けるIPD膜16との界面近傍のカーボン濃度を高くしている。このため、従来と同様にイオン注入工程及びアニール工程を適用した場合も、FG上部膜13bのカーボンによって、Aタイプの場合はボロンがFG上部膜13bから外方へ拡散すること及びFG下部膜13aへ拡散することを抑制でき、Bタイプの場合はボロンがFG上部膜13bから外方へ拡散することを抑制できる。つまり、FG上部膜13bにドープされたボロンは、コントロールゲート電極17の電界影響を直接受ける、IPD膜16と接する部分に囲まれたFG上部膜13b内に留めることができる。これにより、第1の実施形態と同様、高濃度のFG上部膜13bと低濃度のFG下部膜13aで構成されたP型フローティングゲート電極13を実現することで、書き込み及び消去特性の向上を両立させることができる。
第3の実施形態は、NAND型フラッシュメモリセルのP型ポリシリコンのフローティングゲート電極の下部層として、カーボン含有層を用いる。尚、第3の実施形態では、上記第1の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
図11(a)乃至(c)を用いて、第3の実施形態に係る不揮発性半導体記憶装置のメモリセル構造について説明する。ここで、図11(a)は、メモリセルのビット線方向のAA断面を示し、図11(b)は、メモリセルのワード線方向のGC断面を示し、図11(c)は、FG構造の深さ方向に対するP型不純物(ボロン)濃度プロファイルを示す。
図12(a)及び(b)を用いて、第3の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造方法について説明する。ここで、図12(a)は、メモリセルのビット線方向のAA断面を示し、図12(b)は、メモリセルのワード線方向のGC断面を示す。
上記第3の実施形態によれば、フローティングゲート電極13のFG下部膜13aとして、P型不純物の拡散抑制物質であるカーボンを含有したカーボン含有層を用いている。このため、従来と同様にイオン注入工程及びアニール工程を適用した場合も、FG下部膜13aのカーボンによって、FG上部膜13bからFG下部膜13aへボロンが拡散することを抑制できる。つまり、FG上部膜13bにドープされたボロンは、コントロールゲート電極17の電界影響を直接受ける、IPD膜16と接する部分に囲まれたFG上部膜13b内に留めることができる。これにより、第1の実施形態と同様、高濃度のFG上部膜13bと低濃度のFG下部膜13aで構成されたP型フローティングゲート電極13を実現することで、書き込み及び消去特性の向上を両立させることができる。
第4の実施形態は、第2及び第3の実施形態を組み合わせた構造であり、NAND型フラッシュメモリセルのP型ポリシリコンのフローティングゲート電極の上部層及び下部層の両方に、カーボン含有層を用いる。尚、第4の実施形態では、上記第1乃至第3の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
図13(a)乃至(c)、図14(a)乃至(c)を用いて、第4の実施形態に係る不揮発性半導体記憶装置のメモリセル構造について説明する。ここで、図13(a)及び図14(a)は、メモリセルのビット線方向のAA断面を示し、図13(b)及び図14(b)は、メモリセルのワード線方向のGC断面を示し、図13(c)及び図14(c)は、FG構造の深さ方向に対するP型不純物(ボロン)濃度プロファイルを示す。
上記第4の実施形態によれば、フローティングゲート電極13のFG下部膜13a及びFG上部膜13bとして、P型不純物の拡散抑制物質であるカーボンを含有したカーボン含有層を用い、FG上部膜13b内においてコントロールゲート電極17の電界を強く受けるIPD膜16との界面近傍のカーボン濃度を高くしている。このため、従来と同様にイオン注入工程及びアニール工程を適用した場合も、FG下部膜13aのカーボンによって、FG上部膜13bからFG下部膜13aへボロンが拡散することを抑制できるとともに、FG上部膜13bのカーボンによって、Aタイプの場合はボロンがFG上部膜13bから外方へ拡散すること及びFG下部膜13aへ拡散することを抑制でき、Bタイプの場合はボロンがFG上部膜13bから外方へ拡散することを抑制できる。つまり、FG上部膜13bにドープされたボロンは、コントロールゲート電極17の電界影響を直接受ける、IPD膜16と接する部分に囲まれたFG上部膜13b内に留めることができる。これにより、第1乃至第3の実施形態と同様、高濃度のFG上部膜13bと低濃度のFG下部膜13aで構成されたP型フローティングゲート電極13を実現することで、書き込み及び消去特性の向上を両立させることができる。
第5の実施形態は、NAND型フラッシュメモリセルのP型ポリシリコンのフローティングゲート電極の中部層に、カーボン含有層を用いる。尚、第5の実施形態では、上記第1乃至第4の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
図15(a)乃至(c)を用いて、第5の実施形態に係る不揮発性半導体記憶装置のメモリセル構造について説明する。ここで、図15(a)は、メモリセルのビット線方向のAA断面を示し、図15(b)は、メモリセルのワード線方向のGC断面を示し、図15(c)は、FG構造の深さ方向に対するP型不純物(ボロン)濃度プロファイルを示す。
図16(a)及び(b)から図17(a)及び(b)を用いて、第5の実施形態に係る不揮発性半導体記憶装置のメモリセルの製造方法について説明する。ここで、図16(a)及び図17(a)は、メモリセルのビット線方向のAA断面を示し、図16(b)及び図17(b)は、メモリセルのワード線方向のGC断面を示す。
上記第5の実施形態によれば、フローティングゲート電極13のFG中部膜13cとして、P型不純物の拡散抑制物質であるカーボンを含有したカーボン含有層を用いている。このため、従来と同様にイオン注入工程及びアニール工程を適用した場合も、FG中部膜13cのカーボンによって、FG上部膜13bからFG下部膜13aへボロンが拡散することを抑制できるとともに、FG中部膜13cからのボロンの外方拡散を抑制できる。つまり、FG上部膜13b及びFG中部膜13cにドープされたボロンは、コントロールゲート電極17の電界影響を直接受ける、IPD膜16と接する部分に囲まれたFG上部膜13b及びFG中部膜13c内に留めることができる。これにより、第1乃至第4の実施形態と同様、高濃度のFG上部膜13b及びFG中部膜13cと低濃度のFG下部膜13aで構成されたP型フローティングゲート電極13を実現することで、書き込み及び消去特性の向上を両立させることができる。
[7−1]P型不純物濃度と活性化濃度
図18(a)及び(b)、図19(a)及び(b)を用いて、参考例及び上記各実施形態に関するフローティングゲート電極のP型不純物濃度及び活性化濃度について説明する。ここで、図18(a)及び(b)は、フローティングゲート電極中にP型不純物の拡散抑制物質及び活性化促進物質のいずれも含んでいない参考例を示し、図19(a)及び(b)は、フローティングゲート電極中にP型不純物の拡散抑制物質及び活性化促進物質の少なくとも一方を含んでいる上記各実施形態を示す。
上記各実施形態では、NAND型フラッシュメモリのFG型のフローティングゲート電極のP型不純物濃度分布についての考察を行ったが、MONOS型の電荷蓄積層に上記各実施形態におけるP型不純物濃度分布を適用することも可能である。これにより、MONOS型の不揮発性メモリにおいても、書き込み及び消去特性を改善することができる。
Claims (7)
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、13族元素であるP型不純物を含有するポリシリコンからなり、下部膜と前記下部膜上に積層された上部膜とを有するフローティングゲート電極と、
前記フローティングゲート電極上に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成されたコントロールゲート電極と、
を具備し、
前記フローティングゲート電極は、前記P型不純物の拡散抑制物質及び活性化促進物質の少なくとも一方を含み、
前記拡散抑制物質は、カーボン、窒素及びフッ素の中から選択された少なくとも1つの元素を含み、
前記活性化促進物質は、ゲルマニウムを含み、
前記拡散抑制物質は、前記上部膜及び前記下部膜の少なくとも一方に分布し、
前記活性化促進物質は、前記上部膜内における前記フローティングゲート電極と前記コントロールゲート電極との界面に囲まれる領域に分布し、
前記上部膜における前記P型不純物の濃度又は活性化濃度は、前記下部膜における前記P型不純物の濃度又は活性化濃度より2倍以上高い、不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、13族元素であるP型不純物を含有するポリシリコンからなり、下部膜と前記下部膜上に積層された上部膜とを有するフローティングゲート電極と、
前記フローティングゲート電極上に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成されたコントロールゲート電極と、
を具備し、
前記上部膜における前記P型不純物の濃度又は活性化濃度は、前記下部膜における前記P型不純物の濃度又は活性化濃度より高い、不揮発性半導体記憶装置。 - 前記フローティングゲート電極は、前記P型不純物の拡散抑制物質及び活性化促進物質の少なくとも一方を含み、
前記拡散抑制物質は、カーボン、窒素及びフッ素の中から選択された少なくとも1つの元素を含み、
前記活性化促進物質は、ゲルマニウムを含む、請求項2に記載の不揮発性半導体記憶装置。 - 前記拡散抑制物質は、前記上部膜及び前記下部膜の少なくとも一方に分布している、請求項3に記載の不揮発性半導体記憶装置。
- 前記活性化促進物質は、前記上部膜内における前記フローティングゲート電極と前記コントロールゲート電極との界面に囲まれる領域に分布している、請求項3又は4に記載の不揮発性半導体記憶装置。
- 前記上部膜における前記P型不純物の前記濃度又は前記活性化濃度は、前記下部膜における前記P型不純物の前記濃度又は前記活性化濃度より2倍以上高い、請求項2乃至5のいずれか1項に記載の不揮発性半導体記憶装置。
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、13族元素であるP型不純物を含有するポリシリコンからなり、かつ、下部膜と前記下部膜上に積層された上部膜とを有するフローティングゲート電極を形成する工程と、
前記フローティングゲート電極上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上にコントロールゲート電極を形成する工程と、
を具備し、
前記上部膜における前記P型不純物の濃度又は活性化濃度は、前記下部膜における前記P型不純物の濃度又は活性化濃度より高い、不揮発性半導体記憶装置の製造方法。
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