JP2010272750A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2010272750A JP2010272750A JP2009124415A JP2009124415A JP2010272750A JP 2010272750 A JP2010272750 A JP 2010272750A JP 2009124415 A JP2009124415 A JP 2009124415A JP 2009124415 A JP2009124415 A JP 2009124415A JP 2010272750 A JP2010272750 A JP 2010272750A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- element isolation
- isolation insulating
- semiconductor substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 85
- 238000002955 isolation Methods 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 238000003860 storage Methods 0.000 claims abstract description 44
- 238000009751 slip forming Methods 0.000 claims description 6
- 230000008878 coupling Effects 0.000 abstract description 10
- 238000010168 coupling process Methods 0.000 abstract description 10
- 238000005859 coupling reaction Methods 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 107
- 230000005684 electric field Effects 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- 239000000463 material Substances 0.000 description 16
- 238000004519 manufacturing process Methods 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 7
- 238000004088 simulation Methods 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000001459 lithography Methods 0.000 description 3
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical group Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】メモリセルが有する制御ゲートのカップリング比のばらつきを抑えることができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板上の第1方向に一定の間隔を空けて形成され、第1方向に直交する第2方向に延び、上面が半導体基板の上面より低く、半導体基板上を複数の素子領域12に分離する素子分離絶縁膜11と、素子領域12上に形成されたトンネル絶縁膜14と、トンネル絶縁膜14上のみに形成された電荷蓄積層15と、電荷蓄積層15上及び素子分離絶縁膜11上に第1方向に連続して形成され、素子分離絶縁膜11上において、底面が半導体基板の表面より低いブロック層16と、ブロック層16上に形成されたゲート電極とを有する。
【選択図】 図1
【解決手段】不揮発性半導体記憶装置は、半導体基板上の第1方向に一定の間隔を空けて形成され、第1方向に直交する第2方向に延び、上面が半導体基板の上面より低く、半導体基板上を複数の素子領域12に分離する素子分離絶縁膜11と、素子領域12上に形成されたトンネル絶縁膜14と、トンネル絶縁膜14上のみに形成された電荷蓄積層15と、電荷蓄積層15上及び素子分離絶縁膜11上に第1方向に連続して形成され、素子分離絶縁膜11上において、底面が半導体基板の表面より低いブロック層16と、ブロック層16上に形成されたゲート電極とを有する。
【選択図】 図1
Description
本発明は、不揮発性半導体記憶装置に関するものであり、例えばMONOS構造を有する不揮発性半導体記憶装置に関するものである。
従来のMONOS構造を有する不揮発性半導体記憶装置において、WL方向に沿った断面構造は以下のようになっている。シリコン半導体基板間に形成された素子分離絶縁膜、例えば素子分離絶縁膜(STI:Shallow Trench Isolation)によって、複数の素子領域AAが形成されている。素子分離絶縁膜は、ワード線方向に所定間隔で配置されている。この素子領域AA上には、トンネル絶縁膜、電荷蓄積層が形成されている(例えば、特許文献1参照)。
ここで、電荷蓄積層の上面と素子分離絶縁膜の上面はほぼ等しい高さに配置されており、電荷蓄積層上及び素子分離絶縁膜上には、連続してブロック層が形成されている。このブロック層上には、メタル電極とシリサイド層からなる制御ゲートが形成されている。
しかし、前述した構造では、素子分離絶縁膜の上面と電荷蓄積層の上面の高さを合せることが困難であり、素子分離絶縁膜の上面が電荷蓄積層の上面から上下することにより、メモリセルが有する制御ゲートのカップリング比がばらついてしまう。
特開2002−26153号公報
本発明は、メモリセルが有する制御ゲートのカップリング比のばらつきを抑えることができる不揮発性半導体記憶装置を提供する。
本発明の一実施態様の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上の第1方向に一定の間隔を空けて形成され、前記第1方向に直交する第2方向に延び、上面が前記半導体基板の上面より低く、前記半導体基板上を複数の素子領域に分離する素子分離絶縁膜と、前記素子領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上のみに形成された電荷蓄積層と、前記電荷蓄積層上及び前記素子分離絶縁膜上に前記第1方向に連続して形成され、前記素子分離絶縁膜上において、底面が前記半導体基板の表面より低いブロック層と、前記ブロック層上に形成されたゲート電極とを具備することを特徴とする。
本発明によれば、メモリセルが有する制御ゲートのカップリング比のばらつきを抑えることができる不揮発性半導体記憶装置を提供可能である。
以下、図面を参照して本発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
[第1実施形態]
まず、本発明の第1実施形態の不揮発性半導体記憶装置について説明する。
まず、本発明の第1実施形態の不揮発性半導体記憶装置について説明する。
図1は、第1実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
図示するように、シリコン半導体基板上には、ワード線(WL)方向(第1方向)に一定の間隔を空けて、WL方向に直交するビット線(BL)方向(第2方向)に延びた素子分離絶縁膜(例えば、STI)11が形成されている。素子分離絶縁膜11は、半導体基板上を複数の素子領域12に分離する。また、BL方向に一定の間隔を空けて、WL方向に延びたゲート電極13が形成されている。これら素子領域12とゲート電極13との交点にメモリセルMCが形成される。すなわち、メモリセルMCは、半導体基板上にマトリクス状に配置されている。
図2に、図1中の2−2線に沿った断面図を示す。この断面図は、WL方向においてワード線上の断面を示している。
図2に示すように、素子領域12におけるシリコン半導体基板上には、トンネル絶縁膜14が形成され、トンネル絶縁膜14上には電荷蓄積層15が形成されている。電荷蓄積層15上には、ブロック層16が形成されている。さらに、ブロック層16上には、メタル層13Aが形成され、このメタル層13A上にはシリサイド層13Bが形成されている。メタル層13A及びシリサイド層13Bは、ゲート電極13を構成する。
また、素子分離絶縁膜11上には、ブロック層16が形成されている。素子分離絶縁膜11上のブロック層16は、隣り合う素子領域12の半導体基板間に挟まれるように配置されている。
さらに、ブロック層16上には、メタル層13Aが形成され、このメタル層13A上にはシリサイド層13Bが形成されている。なお、ブロック層16、メタル層13A、及びシリサイド層13Bは、電荷蓄積層15上及び素子分離絶縁膜11上に前記第1方向に連続して形成されている。
図2に示した構造では、素子分離絶縁膜11の上面が素子領域12における半導体基板の表面よりも低くなっている。言い換えると、素子分離絶縁膜11上のブロック層16の底面は、素子領域12における半導体基板の表面より低い。また、ブロック層16は素子領域12の側面と接している。また、ブロック層16は素子領域12及び素子分離絶縁膜11に連続して形成され、かつ、ブロック層16の上面は平坦である。さらに、電荷蓄積層15は、トンネル絶縁膜14上のみに形成されている。また、トンネル絶縁膜14及び電荷蓄積層15の側面はブロック層16と接している。
図3に、図1中の3−3線に沿った断面図を示す。この断面図は、WL方向においてワード線(ゲート電極)間のワード線を含まない領域上の断面を示している。
図3に示すように、素子領域12における半導体基板上にはトンネル絶縁膜14が形成され、トンネル絶縁膜14上には電荷蓄積層15が形成されている。電荷蓄積層15上には、層間絶縁膜17、例えばシリコン酸化膜が形成されている。
また、素子分離絶縁膜11上には、ブロック層16が形成されている。素子分離絶縁膜11上のブロック層16は、隣り合う素子領域12の半導体基板間に挟まれるように配置されている。ブロック層16の上面は、素子領域12における半導体基板の表面(トンネル絶縁膜14の下面)より低くなっている。さらに、ブロック層16上には、層間絶縁膜17が形成されている。
図3に示したように、ゲート電極が形成されていない領域のWL方向に沿った断面においても、素子分離絶縁膜11の上面は、素子領域12における半導体基板の表面(トンネル絶縁膜14の下面)より低くなっている。また、層間絶縁膜17は素子領域12の側面と接している。
なお、素子分離絶縁膜11及びトンネル絶縁膜14は例えばシリコン酸化膜から形成され、電荷蓄積層15は例えばシリコン窒化膜から形成されている。また、ブロック層16は、高誘電体膜(High-k膜)、例えば酸化アルミニウム(Al2O3)から形成されている。シリサイド層13Bは、例えばニッケルシリサイド(NiSi)、チタンシリサイド(TiSi)タングステンシリサイド(WSi)から形成されている。
ここで、図4(A)及び図4(B)に、図2に示す距離Dと図3に示す距離Eを変化させ、ゲート電極と素子領域12間に所定電圧をかけた場合の電界強度のシミュレーション結果を示す。ここで、距離Dはゲート電極の下における電荷蓄積層15の上面から素子分離絶縁膜11の上面までの距離であり、距離Eはワード線を含まない領域における電荷蓄積層15の上面からブロック層16の上面までの距離である。なお、シミュレーションには内製のシミュレータを用いた。
図4(A)は図1中に4Aで示す地点A〜地点C〜地点Bの線に沿った部分(ゲート電極13の中央部分)の電界強度を表し、図4(B)は図1中に4Bで示すA〜Bの線に沿った部分(ゲート電極13の境界部分)の電界強度を表す。また、地点AはWL方向においてゲート電極の中心地点であり、地点BはWL方向において素子分離絶縁膜11の中心地点であり、地点Cは素子領域12と素子分離絶縁膜11の境界部分である。
距離D、Eが共に0の場合(従来例)の電界強度をFで示し、距離D、Eのうち少なくとも距離Dが所定距離を取る場合(第1実施形態)の電界強度をGで示している。なお、距離D、Eの値が0より大きい場合は、距離D、Eの値を変化させてもシミュレーション結果に殆ど差は無かった。そこで、便宜上、代表例として距離Dが所定距離を取る1点のみの結果を示す。
これら図4(A)及び図4(B)から解るように、素子分離絶縁膜11の上面を半導体基板の表面(トンネル絶縁膜14の下面)より低くした場合(Gの場合)でも、距離D、Eを0にした場合、すなわち素子分離絶縁膜11の上面を半導体基板の表面以上の高さにした場合(Fの場合)とほぼ同じ電界強度が得られる。すなわち、素子分離絶縁膜11の上面を半導体基板の表面より低くした場合と、素子分離絶縁膜11の上面を半導体基板の表面以上の高さにした場合とで、得られる電界強度に大きな差は見られない。
ここで、素子分離絶縁膜11の上面が半導体基板の表面(トンネル絶縁膜14の下面)よりも高い場合、加工ばらつきにより素子分離絶縁膜11の上面が変化する。その結果、メモリセルが有するカップリング比がばらついてしまう。一方、素子分離絶縁膜11の上面をあらかじめ半導体基板の表面(トンネル絶縁膜14の下面)よりも低くすることによって、メモリセルが有するカップリング比のばらつきを抑制することができる。ここで、半導体基板の表面(トンネル絶縁膜14の下面)よりも、素子分離絶縁膜11の上面を低くする量を「量DP」とする。この量DPは、ばらつきにより素子分離絶縁膜11の上面が変化する量より大きいことが好ましい。
一方、書き込み及び消去時に加わる電界は従来例と大きな差は見られず書き込み及び消去特性に劣化はない。特に、図4(B)に示した、書き込み及び消去時に最も高い電界が加わる素子領域12と素子分離絶縁膜11の境界部分における電界は、第1の実施形態と従来例とはほぼ同じである。
また、図3において、素子分離絶縁膜11上にブロック層16を残すことにより、ゲート電極のエッチング工程時において、素子分離絶縁膜11の上面がエッチングされることを防止することができる。この結果、メモリセルが有する制御ゲートのカップリング比のばらつきをさらに抑制することができる。
[第2実施形態]
次に、本発明の第2実施形態の不揮発性半導体記憶装置について説明する。第2実施形態で前記第1実施形態における構成と同様の部分には同じ符号を付す。
次に、本発明の第2実施形態の不揮発性半導体記憶装置について説明する。第2実施形態で前記第1実施形態における構成と同様の部分には同じ符号を付す。
図5は、第2実施形態の不揮発性半導体記憶装置における図1中の2−2線に沿った断面図である。第2実施形態において第1実施形態と異なる点は、素子分離絶縁膜11から上に突出した素子領域12の表面をトンネル絶縁膜14が覆うように形成されている点である。
図5に示すように、素子領域12における半導体基板上には、素子分離絶縁膜11間から突出した素子領域12を覆うようにトンネル絶縁膜14が形成されている。この構造は、素子分離絶縁膜11を形成した後に、突出した素子領域12に熱酸化によりトンネル絶縁膜14を形成することにより製造できる。トンネル絶縁膜14上には、トンネル絶縁膜14を覆うように電荷蓄積層15が形成されている。電荷蓄積層15上には、ブロック層16が形成されている。さらに、ブロック層16上には、メタル層13Aが形成され、このメタル層13A上にはシリサイド層13Bが形成されている。
また、素子分離絶縁膜11上には、電荷蓄積層15が形成されている。電荷蓄積層15は、WL方向においてトンネル絶縁膜14上及び素子分離絶縁膜11上に連続して形成されている。素子分離絶縁膜11上の電荷蓄積層15上には、ブロック層16が形成されている。素子分離絶縁膜11上のブロック層16は、隣り合う素子領域12の半導体基板間に挟まれるように配置されている。さらに、素子分離絶縁膜11上のブロック層16上には、メタル層13Aが形成され、このメタル層13A上にはシリサイド層13Bが形成されている。なお、ブロック層16、メタル層13A、及びシリサイド層13Bは、素子領域12上及び素子分離絶縁膜11上に、ワード線(WL)方向(第1方向)に連続して形成されている。
図5に示した構造では、素子分離絶縁膜11の上面が素子領域12における半導体基板の表面よりも低くなっている。言い換えると、素子分離絶縁膜11上のブロック層16の底面は、素子領域12における半導体基板の表面より低い。また、素子分離絶縁膜11の側面はトンネル絶縁膜14及び電荷蓄積層15を介してブロック層16と接している。さらに、電荷蓄積層15は、WL方向においてトンネル絶縁膜14上及び素子分離絶縁膜11上に連続して形成されている。
図6に、第2実施形態における図1中の3−3線に沿った断面図を示す。この断面図は、WL方向においてワード線(ゲート電極)間のワード線を含まない領域上の断面を示している。ゲート電極が形成されていない領域のWL方向に沿った断面においても、素子分離絶縁膜11の上面は、素子領域12における半導体基板の表面(トンネル絶縁膜14の下面)より低くなっている。
図6に示すように、素子領域12における半導体基板上には、素子分離絶縁膜11間から突出した素子領域12を覆うようにトンネル絶縁膜14が形成されている。トンネル絶縁膜14上には、層間絶縁膜17が形成されている。
また、素子分離絶縁膜11上には電荷蓄積層15が形成され、電荷蓄積層15上にはブロック層16が形成されている。素子分離絶縁膜11上のブロック層16は、隣り合う素子領域12の半導体基板間に挟まれるように配置されている。ブロック層16の上面は、素子領域12における半導体基板の表面(トンネル絶縁膜14の下面)より低くなっている。さらに、ブロック層16上には、層間絶縁膜17が形成されている。
ここで、図7(A)及び図7(B)に、図5に示す距離Dと図6に示す距離Eを変化させ、ゲート電極と素子領域12間に所定電圧をかけた場合の電界強度のシミュレーション結果を示す。なお、シミュレーションには内製のシミュレータを用いた。図7(A)は図1中に4Aで示す地点A〜地点C〜地点Bの線に沿った部分(ゲート電極13の中央部分)の電界強度を表し、図7(B)は図1中に4Bで示すA〜C〜Bの線に沿った部分(ゲート電極13の境界部分)の電界強度を表す。また、地点AはWL方向においてゲート電極の中心地点であり、地点BはWL方向において素子分離絶縁膜11の中心地点であり、地点Cは素子領域12と素子分離絶縁膜11の境界部分である。
距離D、Eが共に0の場合(従来例)の電界強度をHで示し、距離D、Eのうち少なくとも距離Dが所定距離を取る場合(第2実施形態)の電界強度をIで示している。なお、距離D、Eの値が0より大きい場合は、距離D、Eの値を変化させてもシミュレーション結果に殆ど差は無かった。そこで、便宜上、代表例として距離Dが所定距離を取る1点のみの結果を示す。また、第2実施形態の電界強度Iにおいては、従来例との比較を容易にするため電荷蓄積層15部分の電界強度の表示を省略する。
これら図7(A)及び図7(B)から解るように、素子分離絶縁膜11の上面を半導体基板の表面(トンネル絶縁膜14の下面)より低くした場合(Iの場合)でも、距離D、Eを0にした場合、すなわち素子分離絶縁膜11の上面を半導体基板の表面以上の高さにした場合(Hの場合)とほぼ同じ電界強度が得られる。すなわち、素子分離絶縁膜11の上面を半導体基板の表面より低くした場合と、素子分離絶縁膜11の上面を半導体基板の表面以上の高さにした場合とで、得られる電界強度に大きな差は見られない。
ここで、素子分離絶縁膜11の上面が半導体基板の表面(トンネル絶縁膜14の下面)よりも高い場合、加工ばらつきにより素子分離絶縁膜11の上面が変化する。その結果、メモリセルが有するカップリング比がばらついてしまう。一方、素子分離絶縁膜11の上面をあらかじめ半導体基板の表面(トンネル絶縁膜14の下面)よりも低くすることによって、メモリセルが有するカップリング比のばらつきを抑制することができる。ここで、半導体基板の表面(トンネル絶縁膜14の下面)よりも、素子分離絶縁膜11の上面を低くする量を「量DP」とする。この量DPは、ばらつきにより素子分離絶縁膜11の上面が変化する量より大きいことが好ましい。
一方、書き込み及び消去時に加わる電界は従来例と大きな差は見られず書き込み及び消去特性に劣化はない。特に、図7(B)に示した、書き込み及び消去時に最も高い電界が加わる素子領域12と素子分離絶縁膜11の境界部分における電界は、第2の実施形態と従来例とはほぼ同じである。
また、図6において、素子分離絶縁膜11上に電荷蓄積層15及びブロック層16を残すことにより、ゲート電極のエッチング工程時において、素子分離絶縁膜11の上面がエッチングされることを防止することができる。この結果、メモリセルが有する制御ゲートのカップリング比のばらつきをさらに抑制することができる。
また、図5に示したように、トンネル絶縁膜14及び電荷蓄積層15を覆うようにブロック層16が形成されるため、トンネル絶縁膜14に効率よく電界を加えることができる。また、第1実施形態よりも電荷蓄積層15の面積を大きくすることができ、電荷蓄積層15に蓄える電子の量を多くすることができる。
[第3実施形態]
第3実施形態は、第1実施形態の不揮発性半導体記憶装置の製造方法である。図8〜11に、図2,図3に示した半導体記憶装置の製造方法における、途中までの製造工程を示す。図8〜11は、図1の2−2線及び3−3線に沿った断面図であり、これらの断面は途中まで同じ構造になる。
第3実施形態は、第1実施形態の不揮発性半導体記憶装置の製造方法である。図8〜11に、図2,図3に示した半導体記憶装置の製造方法における、途中までの製造工程を示す。図8〜11は、図1の2−2線及び3−3線に沿った断面図であり、これらの断面は途中まで同じ構造になる。
先ず、図8に示すように、シリコン半導体基板(素子領域)12の上面側から不純物を注入してシリコン基板12の上層部分にNウェル(図示せず)を形成する。その後、チャネルインプラとなる不純物の注入を行い、Nウェルの上層部分の一部にPウェル(図示せず)を形成する。その後、シリコン基板12上にトンネル絶縁膜14を形成する。さらに、トンネル絶縁膜14上に、シリコン窒化物(SiN)を例えば5nmの厚さに堆積させて電荷蓄積膜15を形成する。
次に、図9に示すように、電荷蓄積膜15上にマスク材MKを形成する。このマスク材MKは、例えば、シリコン酸化物、アモルファスシリコン、シリコン窒化物の積層膜からなる。次に、リソグラフィ技術により、マスク材MKを選択的に除去し、このマスク材MKをマスクとして、電荷蓄積膜15、トンネル絶縁膜14及びシリコン基板12の上層部分を選択的に除去する。これにより、BL方向(メモリストリング方向)に直線状に延びる複数本のトレンチTLを形成する。
次に、図10に示すように、図9に示した構造上に、すなわちシリコン基板12の全面にシリコン酸化物を堆積し、トレンチTL内を埋め込む。その後、マスク材MKをストッパとしてCMP(chemical mechanical polishing:化学的機械研磨)を行い、マスク材MK上に堆積されたシリコン酸化物を除去する。これにより、トレンチTL内のみにシリコン酸化物を残留させて、素子分離絶縁膜11を形成する。この結果、電荷蓄積膜15、トンネル絶縁膜14がBL方向に沿って分断されると共に、シリコン基板がBL方向に延びる複数本の素子領域12に区画される。この時点では、素子分離絶縁膜11の上面は、高さ方向においてマスク材MKの上面と同じ位置にある。
次に、図11に示すように、ドライエッチングを行い、素子分離絶縁膜11の上層部分を除去し、上面11aを落とし込む。このとき、素子分離絶縁膜11の上面11aは、シリコン基板12の上面より低い位置になるようにする。ここで、加工ばらつきを考慮し、シリコン基板12内のほぼ全ての位置において素子分離絶縁膜11の上面11aがシリコン基板12の上面より低くなるように、加工条件を設定する。その後、マスク材MKを除去する。
次に、周知の製造方法を用いて、ブロック層(絶縁膜)16、メタル層13A、ポリシリコン膜を形成する。次に、リソグラフィ技術により、ブロック層16、電荷蓄積膜15及びトンネル絶縁膜14を選択的に除去し、WL方向に沿って分断する。これにより、WL方向に延びるゲート電極13が形成される。この時、素子分離絶縁膜11上のブロック層16の膜厚は、素子分離絶縁膜11の上面がシリコン基板12の上面より低いため、素子領域12上の膜厚よりも厚くなっている。その結果、素子分離絶縁膜11上のブロック層16は除去されず残り、素子分離絶縁膜11の上面が低くなることを防いでいる。その後、メモリセルトランジスタの拡散層を形成し、層間絶縁膜17をシリコン基板11の全面に堆積させることにより、第1実施形態に係る不揮発性半導体記憶装置が製造できる。
[第4実施形態]
第4実施形態は、第2実施形態の不揮発性半導体記憶装置の製造方法である。図12〜14に、図5,図6に示した半導体記憶装置の製造方法における、途中までの製造工程を示す。図12〜14は、図1の2−2線及び3−3線に沿った断面図であり、途中までは同じ構造になる。
第4実施形態は、第2実施形態の不揮発性半導体記憶装置の製造方法である。図12〜14に、図5,図6に示した半導体記憶装置の製造方法における、途中までの製造工程を示す。図12〜14は、図1の2−2線及び3−3線に沿った断面図であり、途中までは同じ構造になる。
先ず、シリコン基板12の上面側から不純物を注入してシリコン基板12の上層部分にNウェル(図示せず)を形成する。その後、チャネルインプラとなる不純物の注入を行い、Nウェルの上層部分の一部にPウェル(図示せず)を形成する。
次に、図12に示すように、シリコン基板12上にマスク材MKを形成する。このマスク材MKは、例えば、シリコン窒化物からなる。次に、リソグラフィ技術により、マスク材MKを選択的に除去し、このマスク材MKをマスクとして、シリコン基板12の上層部分を選択的に除去する。これにより、BL方向(メモリストリング方向)に直線状に延びる複数本のトレンチTLを形成する。
次に、図12に示した構造上に、すなわちシリコン基板12の全面にシリコン酸化物を堆積し、トレンチTL内を埋め込む。その後、マスク材MKをストッパとしてCMPを行い、マスク材MK上に堆積されたシリコン酸化物を除去する。これにより、トレンチTL内のみにシリコン酸化物を残留させて、素子分離絶縁膜11を形成する。この結果、シリコン基板12がBL方向に延びる複数本の素子領域12に区画される。この時点では、素子分離絶縁膜11の上面は、高さ方向においてマスク材MKの上面と同じ位置にある。
次に、図13に示すように、ドライエッチングを行い、素子分離絶縁膜11の上層部分を除去し、素子分離絶縁膜11の上面11aを落とし込む。このとき、素子分離絶縁膜11の上面11aは、シリコン基板12の上面より低い位置になるようにする。ここで、加工ばらつきを考慮し、シリコン基板12内のほぼ全ての位置において素子分離絶縁膜11の上面11aがシリコン基板12の上面より低くなるように、加工条件を設定する。その後、マスク材MKを除去する。
次に、素子分離絶縁膜11をマスクとして、熱酸化法により、トンネル絶縁膜14を形成する。その結果、図13に示したように、素子分離絶縁膜11から露出した素子領域12の表面部分にトンネル絶縁膜14が形成される。
次に、図14に示すように、シリコン基板12上に、すなわちトンネル絶縁膜14上及び素子分離絶縁膜11上に電荷蓄積層15を堆積する。その後の工程は第3実施形態と同様であるので省略する。その結果、第2実施形態に係る不揮発性半導体記憶装置が製造できる。
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
11…素子分離絶縁膜、12…素子領域、13…ゲート電極、13A…メタル層、13B…シリサイド層、14…トンネル絶縁膜、15…電荷蓄積層、16…ブロック層、17…層間絶縁膜。
Claims (5)
- 半導体基板と、
前記半導体基板上の第1方向に一定の間隔を空けて形成され、前記第1方向に直交する第2方向に延び、上面が前記半導体基板の上面より低く、前記半導体基板上を複数の素子領域に分離する素子分離絶縁膜と、
前記素子領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上のみに形成された電荷蓄積層と、
前記電荷蓄積層上及び前記素子分離絶縁膜上に前記第1方向に連続して形成され、前記素子分離絶縁膜上において、底面が前記半導体基板の表面より低いブロック層と、
前記ブロック層上に形成されたゲート電極と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記ブロック層の上面は、前記電荷蓄積層上及び前記素子分離絶縁膜上において平坦であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第1方向における前記素子領域間には前記ブロック層が配置されていることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
- 前記トンネル絶縁膜、前記電荷蓄積層、前記ブロック層及び前記ゲート電極でメモリセルが形成され、前記メモリセルが前記第2方向に一定の間隔を置いて隣接し、
前記第2方向における前記ゲート電極間の前記素子分離絶縁膜上には、前記ブロック層が配置されていることを特徴とする請求項1乃至3のいずれか1項に記載の不揮発性半導体記憶装置。 - 前記第2方向における前記ゲート電極間の前記素子分離絶縁膜上に配置された前記ブロック層の上面は、前記半導体基板の表面より低いことを特徴とする請求項4に記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009124415A JP2010272750A (ja) | 2009-05-22 | 2009-05-22 | 不揮発性半導体記憶装置 |
US12/783,888 US20100295115A1 (en) | 2009-05-22 | 2010-05-20 | Nonvolatile semiconductor memory device including nonvolatile memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009124415A JP2010272750A (ja) | 2009-05-22 | 2009-05-22 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010272750A true JP2010272750A (ja) | 2010-12-02 |
Family
ID=43124016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009124415A Abandoned JP2010272750A (ja) | 2009-05-22 | 2009-05-22 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20100295115A1 (ja) |
JP (1) | JP2010272750A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20120117127A (ko) * | 2011-04-14 | 2012-10-24 | 삼성전자주식회사 | 소자 분리막 구조물 및 그 형성 방법 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW475267B (en) * | 1999-07-13 | 2002-02-01 | Toshiba Corp | Semiconductor memory |
JP2007251132A (ja) * | 2006-02-16 | 2007-09-27 | Toshiba Corp | Monos型不揮発性メモリセル、不揮発性メモリおよびその製造方法 |
-
2009
- 2009-05-22 JP JP2009124415A patent/JP2010272750A/ja not_active Abandoned
-
2010
- 2010-05-20 US US12/783,888 patent/US20100295115A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20100295115A1 (en) | 2010-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9659946B2 (en) | Self-aligned source for split-gate non-volatile memory cell | |
US6239465B1 (en) | Non-volatile semiconductor memory device having vertical transistors with the floating and control gates in a trench and fabrication method therefor | |
US7521318B2 (en) | Semiconductor device and method of manufacturing the same | |
TWI515835B (zh) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
JP5629120B2 (ja) | 半導体装置 | |
KR100876957B1 (ko) | 노어형 불 휘발성 메모리 소자 및 이를 형성하기 위한 형성방법 | |
JP2009272513A (ja) | 不揮発性半導体記憶装置 | |
JP2009212218A (ja) | 半導体記憶装置及びその製造方法 | |
TWI424571B (zh) | 包含在不同高度之通道區域之電子裝置及其形成方法 | |
TW202006927A (zh) | 基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法 | |
TW201611247A (zh) | 使用增強橫向控制閘至浮閘耦合之改良尺度之分離閘快閃記憶體單元 | |
TW202109849A (zh) | 形成三維水平nor記憶陣列之製程 | |
JP2013045837A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
TWI582841B (zh) | 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置 | |
JP2011029576A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
US20130248970A1 (en) | Nonvolatile semiconductor storage device and method of manufacturing the same | |
JP2009231300A (ja) | 半導体記憶装置及びその製造方法 | |
JP2011066052A (ja) | 半導体装置の製造方法および半導体装置 | |
JP5787855B2 (ja) | 半導体記憶装置 | |
JP2006032489A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2014187132A (ja) | 半導体装置 | |
JP2013004791A (ja) | 半導体装置およびその製造方法 | |
JP2010135561A (ja) | 不揮発性半導体記憶装置 | |
KR20230110363A (ko) | 기판 상에 메모리 셀, 고전압 디바이스 및 논리 디바이스를갖는 반도체 디바이스를 형성하는 방법 | |
JP2010272750A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110912 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20121004 |