JP4070703B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法 Download PDF

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本発明は不揮発性半導体記憶装置の製造方法に関し、たとえば、制御ゲート電極および浮遊ゲート電極を有するスタックゲート型の記憶素子とロジック素子とが同一チップ上に集積された、不揮発性半導体記憶装置の製造方法に関するものである。
近年、フラッシュＥＥＰＲＯＭを内蔵した混載ロジックＬＳＩの需要が大幅に拡大している。フラッシュＥＥＰＲＯＭとロジック回路とを混載する場合、技術的問題となるのは製造プロセスの整合性であり、両者の製造プロセスの整合性が悪ければ、両者の電気特性が劣化したり、高コストとなる。そこで、製造プロセスが異なるロジック回路とフラッシュＥＥＰＲＯＭとを整合性よく形成する方法が提案されている（例えば、特許文献１参照）。
図４８は、フラッシュＥＥＰＲＯＭを内蔵した混載ロジックＬＳＩの記憶素子と周辺回路素子との断面構成を概略的に示したものである。
図４８において、１は記憶素子領域、２は周辺回路領域で、それぞれゲート幅方向とゲート長方向とが示されている。３は記憶素子部、４は周辺回路素子部である。
図示のように、スタックゲート構造を有するフラッシュＥＥＰＲＯＭは、半導体基板１１に形成されたドレイン領域１７ａ、ソース領域１７ｂ間のチャネル領域上に形成されたトンネル酸化膜１３上に、浮遊ゲート電極１４、容量絶縁膜１５、制御ゲート電極１６が順次形成されている。また、浮遊ゲート電極１４は、ゲート幅方向における素子分離絶縁膜１２ａ上で１ビット単位に分離されている。
このフラッシュＥＥＰＲＯＭの書き込みは、ドレイン領域１７ａと制御ゲート電極１６とに高電圧を印加して、高電界状態になるドレイン領域１７ａの近傍のチャネル領域で発生するホットエレクトロンをトンネル酸化膜１３を介して浮遊ゲート電極１４へと注入する、チャネルホットエレクトロン方式により行われる。また、制御ゲート電極１６にのみ高電圧を印加して、トンネル効果により半導体基板１１からトンネル酸化膜１３を介して浮遊ゲート電極１４へと電子を注入する方式もある。消去の方式としては、半導体基板１１に高電圧を印加して、浮遊ゲート電極１４に蓄積した電子をトンネル効果によりトンネル酸化膜１３を介して半導体基板１１へと放出する方式や、同様の原理に基づき、ソース領域１７ｂへと電子を放出して消去する方式もある。
また、周辺回路素子は、半導体基板１１に形成されたドレイン領域１７ｃ、ソース領域１７ｄ間のチャネル領域上に形成されたゲート酸化膜１８上にゲート電極１９が形成されたＭＯＳトランジスタ構造になっている。１２ｄは素子分離絶縁膜である。ここでは１種類のＭＯＳトランジスタのみ記載しているが、１チップＬＳＩでは、低電圧ｎ型、ｐ型ＭＯＳトランジスタ、高電圧ｎ型、ｐ型ＭＯＳトランジスタで構成されている。
以下に、図４８に示した従来のスタックゲート型フラッシュＥＥＰＲＯＭと周辺回路とを同時に形成する製造方法について、図４９〜図５６の工程順断面概略図に従って説明する。
まず、図４９に示すように、ｐ型シリコンからなる半導体基板１０１を熱酸化することにより、半導体基板１０１の主面上に熱酸化膜１０２を形成する。次いで、公知のＣＶＤ（Chemical Vapor Deposition）法により、熱酸化膜１０２上にシリコン窒化膜１０３を堆積する。次いで、公知のフォトレジスト技術により、複数の素子分離領域がパターニングされたレジスト膜からなる、素子分離膜形成用マスクパターン１０４を形成する。なお、１は記憶素子領域、２は周辺回路領域で、それぞれゲート幅方向とゲート長方向とが示されている。
次に、素子分離形成用マスクパターン１０４を用いて、シリコン窒化膜１０３、熱酸化膜１０２および半導体基板１０１に対して、公知の異方性ドライエッチングを施すことにより、図５０に示すように複数の素子分離溝１０１ａを形成する。これにより、記憶素子領域１には記憶素子部３を形成するとともに、周辺回路領域２には周辺回路素子部４を形成する。なお、図５０に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域である。次いで、素子分離形成用マスクパターン１０４を除去した後、公知のＣＶＤ法により、第１のシリコン酸化膜を、素子分離溝１０１ａが充填されるように全面にわたって堆積する。次いで、ＣＭＰ(Chemical Mechanical Polish)法により、第１のシリコン酸化膜の上面を研磨する。このとき、素子分離溝１０１ａに充填された第１のシリコン酸化膜を残すことにより、各素子分離溝１０１ａに素子分離絶縁膜１０５ａ、１０５ｂを形成する。
次に、熱リン酸によるウェットエッチングによりシリコン窒化膜１０３を全面除去する。さらにフッ酸によるウェットエッチングにより、熱酸化膜１０２も全面除去する。除去後の状態を図５１に示す。
次に、図５２に示すように、半導体基板１０１を熱酸化することにより、記憶素子部３にトンネル酸化膜１０８を形成する。次いで、公知のＣＶＤ法により第１の多結晶シリコン膜１０９を堆積した後、公知のフォトレジスト技術により、浮遊ゲート電極分離用マスクパターン１１０を形成する。次いで、この浮遊ゲート電極分離用マスクパターン１１０を利用して、公知の異方性エッチング技術により、記憶素子領域１における素子分離絶縁膜１０５ａに対応した所定の第１の多結晶シリコン膜１０９の部分１０６を除去する。
次に、浮遊ゲート電極分離用マスクパターン１１０を除去し、図５３に示すように、公知のＣＶＤ法によりシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次堆積して絶縁膜１１１を形成する。次いで、公知のフォトレジスト技術により、記憶素子領域１を覆うマスクパターン１１２を形成した後、公知の異方性ドライエッチングにより、周辺回路領域２の絶縁膜１１１、第１の多結晶シリコン膜１０９を順次除去する。次いで、フッ酸によるウェットエッチングにより、周辺回路素子部４に形成されたトンネル酸化膜１０８を除去する。
次に、記憶素子領域１を覆うマスクパターン１１２を除去した後、半導体基板１０１を熱酸化することにより、図５４に示すように、周辺回路素子部４にゲート酸化膜１１３を形成する。次いで、公知のＣＶＤ法により第２の多結晶シリコン膜１１４を堆積する。次いで、公知のフォトレジスト技術により、制御ゲートおよび浮遊ゲート電極形成用マスクパターン１１５を形成する。その後、このマスクパターン１１５を利用して、公知の異方性ドライエッチング技術により、記憶素子領域１における、所定の第２の多結晶シリコン膜１１４、絶縁膜１１１、第１の多結晶シリコン膜１０９を除去することで、制御ゲート電極１１４ａ、容量絶縁膜１１１ａ、浮遊ゲート電極１０９ａを形成する。
次に、制御ゲートおよび浮遊ゲート電極形成用マスクパターン１１５を除去した後、公知のフォトレジスト技術により、図５５に示すように、周辺回路ゲート電極形成用マスクパターン１１６を形成する。次いで、このマスクパターン１１６を利用して、公知の異方性ドライエッチングにより、周辺回路領域２の所定の第２の多結晶シリコン膜１１４を除去し、ゲート電極１１４ｂを形成する。
次に、周辺回路ゲート電極形成用マスクパターン１１６を除去し、図５６に示すように、制御ゲート電極１１４ａ、周辺回路ゲート電極１１４ｂをマスクとして、砒素（Ａｓ）イオンを注入することで、ドレインおよびソースとなる拡散層領域１１７を形成する。
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、説明を省略する。
特開２０００−１７４２４０号公報
しかしながら、上記に示す製造方法では、以下に示す２つの問題を有している。
第１に、図５０〜図５１における熱酸化膜１０２の除去および図５３におけるトンネル酸化膜１０８の除去は、いずれも等方性エッチングのため、周辺回路領域２におけるゲート幅端部の素子分離絶縁膜１０５ｂは、ゲート幅方向および深さ方向にも膜減りし、ゲート幅方向における半導体基板１０１の端部が露出する。その結果、図５４においてゲート酸化膜１１３を形成した際に、その端部でゲート酸化膜１１３が薄くなり、ＭＯＳトランジスタのサブシュレッショルド特性が劣化するという問題がある。なお、周辺回路素子が、ゲート酸化膜の膜厚が異なる数種類のＭＯＳトランジスタで構成されている場合は、特性劣化が顕著となる。
第２に、図５２における記憶素子へのトンネル酸化膜１０８の形成時に、周辺回路素子は半導体基板１０１が露出しているため熱酸化膜が形成される。このとき、露出している素子分離絶縁膜１０５ｂの上面から酸素が侵入し、半導体基板１０１の素子分離溝１０１ａの部分も酸化される。この酸化により、素子分離絶縁膜１０５ｂが膨張し、半導体基板１０１に圧縮応力が発生する。その残留応力は、周辺回路素子部４のゲート酸化工程でさらに大きくなり、半導体基板１０１内に結晶欠陥を発生させる。この結晶欠陥が半導体基板１０１と拡散層領域を横切った場合は、結晶欠陥部がリークパスとなる。その結果、接合リークが発生し、歩留まりが低下するという第２の問題がある。
以上に述べた２つの問題は、周辺回路素子を製造するプロセスに不揮発性半導体記憶素子を加えたために生じたものである。すなわち、第１の問題は周辺回路素子のトンネル酸化膜を除去する工程を加えたために生じ、第２の問題は記憶素子のトンネル酸化膜を成長する工程を加えたために生じている。
そこで本発明は、前記従来の問題を解決するものであって、周辺回路素子における電気特性劣化を防止することを第１の目的とし、結晶欠陥による接合リーク低減を第２の目的とする。
前記の目的を達成するため、本発明の第１の製造方法は、半導体基板上に、記憶素子形成領域と前記記憶素子形成領域の外部の周辺回路形成領域とを備えた不揮発性半導体記憶装置の製造方法であって、前記半導体基板上に積層膜からなる素子分離形成用膜を形成する工程（ａ１）と、前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程（ｂ１）と、前記周辺回路形成領域にある前記積層膜からなる素子分離形成用膜を残存させた状態で、前記記憶素子形成領域にある前記素子分離形成用膜を選択的に除去する工程（ｃ１）と、前記素子分離形成用膜が選択的に除去された前記記憶素子形成領域に不揮発性半導体記憶素子のトンネル酸化膜を成長させる工程（ｄ１）と、前記周辺回路形成領域にある前記素子分離形成用膜を選択的に除去するとともに、前記トンネル酸化膜上に前記不揮発性半導体記憶素子の浮遊ゲート電極、容量絶縁膜および制御ゲート電極を形成する工程（ｅ１）とをこの順に行うものである。
このような製造方法であると、記憶素子のトンネル酸化膜を形成する際に、記憶素子形成領域の外部にある周辺回路形成領域は、素子分離形成用膜で覆われているため、記憶素子を形成するプロセスの影響を受けることが緩和される。これにより、従来の問題であった周辺回路形成領域におけるゲート絶縁膜の薄膜化および半導体基板への応力増加を抑制できる。その結果、周辺回路素子における電気特性の劣化が抑制され、また結晶欠陥による接合リークが低減する。
上記した第１の製造方法によると、工程（ｃ１）では、記憶素子形成領域上および周辺回路形成領域上に選択除去膜を形成する工程（ｆ１）と、前記記憶素子形成領域上にある前記選択除去膜を選択的に除去する工程（ｇ１）と、前記周辺回路形成領域上に残された前記選択除去膜をマスクとして前記記憶素子形成領域にある素子分離形成用膜の上層膜を選択的に除去する工程（ｈ１）と、前記周辺回路形成領域上に残された前記選択除去膜および前記記憶素子形成領域にある前記素子分離形成用膜の下層膜を除去する工程（ｉ１）とをこの順に行うことが好適である。
上記した第１の製造方法によると、工程（ｅ１）では、記憶素子形成領域上および周辺回路形成領域上に第１の多結晶シリコン膜を形成する工程（ｊ１）と、前記記憶素子形成領域における前記第１の多結晶シリコン膜を選択的に除去して、前記素子分離絶縁膜上において互いに分離された浮遊ゲート電極形成用膜を形成する工程（ｋ１）と、前記浮遊ゲート電極形成用膜上および前記周辺回路形成領域における前記第１の多結晶シリコン膜上に積層絶縁膜を形成する工程（ｌ１）と、前記周辺回路形成領域における前記積層絶縁膜および前記第１の多結晶シリコン膜を選択的に除去する工程（ｍ１）と、前記記憶素子形成領域上に残された前記積層絶縁膜をマスクとして前記周辺回路形成領域にある素子分離形成用膜の上層膜を選択的に除去する工程（ｎ１）と、前記記憶素子形成領域上に残された前記積層絶縁膜の上層膜および前記周辺回路形成領域にある前記素子分離形成用膜の下層膜を除去する工程（ｏ１）とをこの順に行うことが好適である。
上記した第１の製造方法によると、工程（ｏ１）の後に、周辺回路形成領域に露出した半導体基板にゲート絶縁膜を形成するとともに、記憶素子形成領域上に残された積層絶縁膜の下層膜上にシリコン酸化膜を形成する工程（ｐ１）と、前記ゲート絶縁膜上および前記シリコン酸化膜上に第２の多結晶シリコン膜を形成する工程（ｑ１）と、前記記憶素子形成領域における前記第２の多結晶シリコン膜、前記シリコン酸化膜、前記積層絶縁膜の下層膜および浮遊ゲート電極形成用膜を選択的に除去して、制御ゲート電極、容量絶縁膜および浮遊ゲート電極を形成する工程（ｒ１）と、前記周辺回路形成領域における前記第２の多結晶シリコン膜を選択的に除去してゲート電極を形成する工程（ｓ１）と、前記制御ゲート電極および前記ゲート電極をマスクとして前記半導体基板中に不純物を導入し、ソースおよびドレインとなる拡散層領域を形成する工程（ｔ１）とをこの順に行うことが好適である。
上記した第１の製造方法によると、選択除去膜をシリコン酸化膜で形成することが好適である。
本発明の第２の製造方法は、半導体基板上に、記憶素子形成領域と前記記憶素子形成領域の外部の周辺回路形成領域とを備えた不揮発性半導体記憶装置の製造方法であって、前記半導体基板上に積層膜からなる素子分離形成用膜を形成する工程（ａ２）と、前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程（ｂ２）と、前記周辺回路形成領域にある前記積層膜からなる素子分離形成用膜を残存させた状態で、前記記憶素子形成領域にある前記素子分離形成用膜を選択的に除去する工程（ｃ２）と、前記記憶素子形成領域にトンネル酸化膜からなる下層膜、シリコン窒化膜からなる中層膜およびシリコン酸化膜からなる上層膜で構成された不揮発性半導体記憶素子の積層ゲート絶縁膜を成長させるとともに、前記周辺回路形成領域にシリコン窒化膜からなる下層膜およびシリコン酸化膜からなる上層膜で構成された積層ゲート絶縁膜を成長させる工程（ｄ２）と、前記周辺回路形成領域にある前記積層ゲート絶縁膜の上層膜を選択的に除去する工程（ｅ２）と、前記記憶素子形成領域上に残された前記不揮発性半導体記憶素子の積層ゲート絶縁膜の上層膜をマスクとして前記周辺回路形成領域にある前記積層ゲート絶縁膜の下層膜および素子分離形成用膜の上層膜を選択的に除去する工程（ｆ２）と、前記記憶素子形成領域上に残された前記不揮発性半導体記憶素子の積層ゲート絶縁膜の上層膜および前記周辺回路形成領域にある前記素子分離形成用膜の下層膜を選択的に除去する工程（ｇ２）と、前記記憶素子形成領域上に残された積層絶縁膜の中層膜上にシリコン酸化膜を形成するとともに、周辺回路形成領域に露出した半導体基板にゲート絶縁膜を形成する工程（ｈ２）と、前記シリコン酸化膜上および前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程（ｉ２）と、前記記憶素子形成領域における前記多結晶シリコン膜を選択的に除去して制御ゲート電極を形成するとともに、前記周辺回路形成領域における前記多結晶シリコン膜を選択的に除去してゲート電極を形成する工程（ｊ２）とをこの順に行うものである。
上記した第２の製造方法によると、工程（ｊ２）の後に、前記制御ゲート電極および前記ゲート電極をマスクとして前記半導体基板中に不純物を導入し、ソースおよびドレインとなる拡散層領域を形成する工程（ｋ２）を行うことが好適である。
本発明によると、素子分離形成用膜を、半導体基板上に形成した熱酸化膜からなる下層膜と、前記熱酸化膜上に堆積したシリコン窒化膜からなる上層膜とで形成することが好適である。
このように緻密な膜構成のシリコン窒化膜を用いると、周辺回路形成領域において、記憶素子を形成するプロセスの影響を受けることを防止できるため、周辺回路素子の性能劣化を低減することができる。
本発明の第３の製造方法は、半導体基板上に、記憶素子形成領域と前記記憶素子形成領域の外部の周辺回路形成領域とを備えた不揮発性半導体記憶装置の製造方法であって、前記半導体基板上に積層膜からなる素子分離形成用膜を形成する工程（ａ３）と、前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程（ｂ３）と、前記半導体基板上にある前記素子分離形成用膜の上層膜を除去する工程（ｃ３）と、前記半導体基板上にある前記素子分離形成用膜の下層膜上に耐酸化膜を形成し、前記耐酸化膜上に選択除去膜を形成する工程（ｄ３）と、前記周辺回路形成領域の前記選択除去膜をマスクとして前記記憶素子形成領域上にある前記耐酸化膜を除去する工程（ｅ３）と、前記記憶素子形成領域上にある前記素子分離形成用膜の下層膜および前記周辺回路形成領域に残された前記選択除去膜を除去する工程（ｆ３）と、前記記憶素子形成領域に不揮発性半導体記憶素子のトンネル酸化膜を成長させる工程（ｇ３）と、前記周辺回路形成領域にある前記耐酸化膜および前記素子分離形成用膜の下層膜を選択的に除去するとともに、前記トンネル酸化膜上に前記不揮発性半導体記憶素子の浮遊ゲート電極、容量絶縁膜および制御ゲート電極を形成する工程（ｈ３）とをこの順に行うものである。
このような製造方法であると、記憶素子のトンネル酸化膜を形成する際に、記憶素子形成領域の外部にある周辺回路形成領域は、耐酸化膜で覆われているため、記憶素子を形成するプロセスの影響を受けることを防止できる。これにより、従来の問題であった周辺回路形成領域におけるゲート絶縁膜の薄膜化および半導体基板への応力増加を完全に防止できる。その結果、周辺回路素子における電気特性の劣化が防止され、また結晶欠陥による接合リークが低減する。
上記した第３の製造方法によると、工程（ｈ３）では、記憶素子形成領域上および周辺回路形成領域上に第１の多結晶シリコン膜を形成する工程（ｉ３）と、前記記憶素子形成領域における前記第１の多結晶シリコン膜を選択的に除去して、前記素子分離絶縁膜上において互いに分離された浮遊ゲート電極形成用膜を形成する工程（ｊ３）と、浮遊ゲート電極上および前記周辺回路形成領域における前記第１の多結晶シリコン膜上に積層絶縁膜を形成する工程（ｋ３）と、前記周辺回路形成領域における前記積層絶縁膜および前記第１の多結晶シリコン膜を選択的に除去する工程（ｌ３）と、前記記憶素子形成領域上に残された前記積層絶縁膜をマスクとして前記周辺回路形成領域にある耐酸化膜を選択的に除去する工程（ｍ３）と、前記記憶素子形成領域上に残された前記積層絶縁膜の上層膜および前記周辺回路形成領域にある素子分離形成用膜の下層膜を除去する工程（ｎ３）とをこの順に行うことが好適である。
上記した第３の製造方法によると、工程（ｎ３）の後に、周辺回路形成領域に露出した半導体基板にゲート絶縁膜を形成するとともに、記憶素子形成領域上に残された積層絶縁膜の下層膜上にシリコン酸化膜を形成する工程（ｏ３）と、前記ゲート絶縁膜上および前記シリコン酸化膜上に第２の多結晶シリコン膜を形成する工程（ｐ３）と、前記記憶素子形成領域における前記第２の多結晶シリコン膜、前記シリコン酸化膜、前記積層絶縁膜の下層膜および浮遊ゲート形成用膜を選択的に除去して、制御ゲート電極、容量絶縁膜および浮遊ゲート電極を形成する工程（ｑ３）と、前記周辺回路形成領域における前記第２の多結晶シリコン膜を選択的に除去してゲート電極を形成する工程（ｒ３）と、前記制御ゲート電極および前記ゲート電極をマスクとして前記半導体基板中に不純物を導入し、ソースおよびドレインとなる拡散層領域を形成する工程（ｓ３）とをこの順に行うことが好適である。
本発明の第４の製造方法は、半導体基板上に、記憶素子形成領域と前記記憶素子形成領域の外部の周辺回路形成領域とを備えた不揮発性半導体記憶装置の製造方法であって、前記半導体基板上に積層膜からなる素子分離形成用膜を形成する工程（ａ４）と、前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程（ｂ４）と、前記半導体基板上にある前記素子分離形成用膜の上層膜を除去する工程（ｃ４）と、前記半導体基板上にある前記素子分離形成用膜の下層膜上に耐酸化膜を形成し、前記耐酸化膜上に選択除去膜を形成する工程（ｄ４）と、前記記憶素子形成領域上にある前記選択除去膜を選択的に除去するとともに、前記周辺回路形成領域の前記選択除去膜をマスクとして前記記憶素子形成領域上にある前記耐酸化膜を除去する工程（ｅ４）と、前記記憶素子形成領域上にある前記素子分離形成用膜の下層膜および前記周辺回路形成領域に残された前記選択除去膜を除去する工程（ｆ４）と、前記記憶素子形成領域にトンネル酸化膜からなる下層膜、シリコン窒化膜からなる中層膜およびシリコン酸化膜からなる上層膜で構成された不揮発性半導体記憶素子の積層ゲート絶縁膜を成長させるとともに、前記周辺回路形成領域にシリコン窒化膜からなる下層膜およびシリコン酸化膜からなる上層膜で構成された積層ゲート絶縁膜を成長させる工程（ｇ４）と、前記周辺回路形成領域にある前記積層ゲート絶縁膜の上層膜を選択的に除去する工程（ｈ４）と、前記記憶素子形成領域上に残された前記不揮発性半導体記憶素子の積層ゲート絶縁膜の上層膜をマスクとして前記周辺回路形成領域にある前記積層ゲート絶縁膜の下層膜および耐酸化膜を選択的に除去する工程（ｉ４）と、前記記憶素子形成領域上に残された前記不揮発性半導体記憶素子の積層ゲート絶縁膜の上層膜および前記周辺回路形成領域にある素子分離形成用膜の下層膜を選択的に除去する工程（ｊ４）と、前記記憶素子形成領域上に残された積層絶縁膜の中層膜上にシリコン酸化膜を形成するとともに、周辺回路形成領域に露出した半導体基板にゲート絶縁膜を形成する工程（ｋ４）と、前記シリコン酸化膜上および前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程（ｌ４）と、前記記憶素子形成領域における前記多結晶シリコン膜を選択的に除去して制御ゲート電極を形成するとともに前記周辺回路形成領域における前記多結晶シリコン膜を選択的に除去してゲート電極を形成する工程（ｍ４）をこの順に行うものである。
上記した第４の製造方法によると、工程（ｍ４）の後に、前記制御ゲート電極および前記ゲート電極をマスクとして前記半導体基板中に不純物を導入し、ソースおよびドレインとなる拡散層領域を形成する工程（ｎ４）を行うことが好適である。
上記した第３および第４の製造方法によると、選択除去膜をシリコン酸化膜にて形成するとともに、耐酸化膜をシリコン窒化膜にて形成することが好適である。シリコン窒化膜からなる耐酸化膜を選択的に除去する工程では、燐酸ボイル法を用いることが好適である。また本発明によると、素子分離形成用膜を、半導体基板上に形成した熱酸化膜からなる下層膜と、前記熱酸化膜上に堆積したシリコン窒化膜からなる上層膜とで形成することが好適である。素子分離形成用膜におけるシリコン窒化膜からなる上層膜を選択的に除去する工程では、燐酸ボイル法を用いることが好適である。
以上から明らかなように、本発明の製造方法によれば、周辺回路領域におけるＭＯＳトランジスタのサブシュレッショルド特性劣化を低減でき、さらに結晶欠陥に起因する接合リーク不良を低減することができる。その結果、記憶素子の製造プロセスと周辺回路素子の製造プロセスとの整合性を改善することができ、フラッシュＥＥＰＲＯＭを内蔵した混載ロジックＬＳＩの高性能化に大きく寄与することができる。
（第１の実施の形態）
本発明の第１の実施の形態に係る浮遊ゲート電極型不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
図１は、本発明の第１の実施の形態に係る浮遊ゲート電極型不揮発性半導体記憶装置の一記憶素子と一周辺回路素子との断面構成を示している。なお、図１に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域で、それぞれゲート幅方向とゲート長方向とが示されている。
まず、不揮発性半導体記憶装置の一記憶素子（メモリセル）について説明する。例えば、ｐ型シリコンからなる半導体基板１１の部分に選択的に素子分離絶縁膜１２ａが形成されている。また、素子分離絶縁膜１２ａの相互間の半導体基板１１上には、トンネル酸化膜１３を介して、ｎ型多結晶シリコン膜からなる浮遊ゲート電極１４が形成されている。浮遊ゲート電極１４上および素子分離絶縁膜１２ａ上には、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなる積層構造の容量絶縁膜１５を介して、ゲート幅方向に延在するように、ｎ型多結晶シリコン膜からなる制御ゲート電極１６が形成されている。また、半導体基板１１の表面領域にはドレイン・ソースとなるｎ型の拡散層領域１７がそれぞれ形成されている。これらによって、記憶素子部３が構成されている。
次に、周辺回路素子について説明する。ｐ型シリコンからなる半導体基板１１の部分に選択的に素子分離絶縁膜１２ｂが形成されている。素子分離絶縁膜１２ｂの相互間の半導体基板１１上にはゲート絶縁膜１８が形成されている。ここでは、ゲート絶縁膜１８のゲート幅方向端部の膜厚は、ゲート幅中央部よりも薄く形成されていない。また、ゲート絶縁膜１８上には、ｎ型多結晶シリコン膜からなるゲート電極１９が形成されている。また、半導体基板１１の表面領域にはドレイン・ソースとなるｎ型の拡散層領域１７がそれぞれ形成されている。これらによって、周辺回路素子部４が形成されている。
以下、前記のように構成された一記憶素子と該記憶素子を駆動する周辺回路のＭＯＳトランジスタとを含む不揮発性半導体記憶装置の製造方法について、図２〜図１３の工程順断面概略図に従って説明する。
ここでは、例えば、ｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
最初に、半導体基板２１の上部に記憶素子やＭＯＳトランジスタ等の素子同士を互いに絶縁分離する素子分離領域を形成する。すなわち、まず、図２に示すように、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１の主面上に膜厚が約１０ｎｍの熱酸化膜２２を形成する。次いで、公知のＣＶＤ法により、熱酸化膜２２上に膜厚が約２００ｎｍの第１のシリコン窒化膜２３を堆積する。次いで、公知のフォトレジスト技術により、複数の素子分離領域がパターニングされたレジスト膜からなる素子分離膜形成用マスクパターン２４を形成する。
次に、素子分離膜形成用マスクパターン２４を用いて、図３に示すように、第１のシリコン窒化膜２３、熱酸化膜２２および半導体基板２１に対して、公知の異方性ドライエッチング技術により、第１のシリコン窒化膜２３の上面から深さが約５５０ｎｍの複数の素子分離溝２１ａを形成することによって、記憶素子領域１に記憶素子部３を形成するとともに、周辺回路領域２に周辺回路素子部４を形成する。なお、図３に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域である。
次いで、素子分離形成用マスクパターン２４を除去し、その後、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、素子分離溝２１ａの各露出面上に膜厚が約２５ｎｍの熱酸化膜（図示せず）を形成する。これにより、半導体基板２１と素子分離溝２１ａとの界面が酸化膜のうちで最も良質な熱酸化膜に覆われるため、各素子の動作および長期信頼性を向上させることができる。
次いで、公知のＣＶＤ法により、素子分離溝２１ａを充填しかつ第１のシリコン窒化膜２３を覆うように、全面にわたって、膜厚が約６５０ｎｍの第１のシリコン酸化膜２５を堆積する。このとき、第１のシリコン酸化膜２５の上面における第１のシリコン窒化膜２３の上方の領域が他の領域と比べて凸状に盛り上がる（図示せず）。次いで、堆積した第１のシリコン酸化膜２５上に各素子分離溝２１ａの上方の領域を覆うマスクパターン２６を形成し、このマスクパターン２６を利用して、公知のドライエッチング技術により、第１のシリコン酸化膜２５を除去する。このエッチング除去は、図３に示すように、第１のシリコン窒化膜２３の上方における第１のシリコン酸化膜２５の凸状部分が除去されて第１のシリコン酸化膜２５の上面がほぼ平坦となるまで行う。
次に、マスクパターン２６を除去した後、図４に示すように、ＣＭＰ法により、第１のシリコン酸化膜２５の上面を研磨する。このとき、第１のシリコン窒化膜２３の上方における部分の第１のシリコン酸化膜２５を除去するとともに、素子分離溝２１ａに充填された第１のシリコン酸化膜２５を残すことにより、各素子分離溝２１ａに素子分離絶縁膜２５ａ、２５ｂを形成する。
次に、図５に示すように、公知のＣＶＤ法により膜厚が約１０ｎｍの第２のシリコン酸化膜２７を堆積した後、公知のフォトレジスト技術により、周辺回路領域２のみを覆うマスクパターン（図示せず）を形成する。その後、このマスクパターンを利用して、フッ酸によるウェットエッチングにより、記憶素子領域１における第２のシリコン酸化膜２７を除去する。次いで、周辺回路領域２を覆う上記のマスクパターン（図示せず）を除去した後、周辺回路領域２における第２のシリコン酸化膜２７をマスクとして、熱リン酸によるウェットエッチングにより記憶素子部３の第１のシリコン窒化膜２３を除去する。
次に、図６に示すように、記憶素子部３の熱酸化膜２２および周辺回路領域２の第２のシリコン酸化膜２７をフッ酸によるウェットエッチングにより除去する。
次に、図７に示すように、温度が９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、記憶素子部３に膜厚が約１１ｎｍのトンネル酸化膜２８を形成する。次いで、公知のＣＶＤ法により膜厚が約２５０ｎｍのリン（Ｐ）が添加された第１の多結晶シリコン膜２９を堆積した後、公知のフォトレジスト技術により、浮遊ゲート電極分離用マスクパターン３０を形成する。次いで、この浮遊ゲート電極分離用マスクパターン３０を利用して、公知の異方性エッチング技術により、記憶素子領域１における素子分離絶縁膜２５ａに対応した所定の第１の多結晶シリコン膜２９の部分４５を除去する。
次に、浮遊ゲート電極分離用マスクパターン３０を除去し、図８に示すように、公知のＣＶＤ法により膜厚が約５〜１０ｎｍのシリコン酸化膜と膜厚が２〜７ｎｍのシリコン窒化膜と膜厚が約５〜１０ｎｍのシリコン酸化膜とを順次堆積して、積層絶縁膜３１を形成する。
次に、図９に示すように、公知のフォトレジスト技術により、記憶素子領域１を覆うマスクパターン３２を形成した後、公知の異方性ドライエッチングにより、周辺回路領域２の積層絶縁膜３１、第１の多結晶シリコン膜２９を順次除去する。
次に、記憶素子領域１を覆うマスクパターン３２を除去した後、図１０に示すように、記憶素子領域１における積層絶縁膜３１をマスクとして、熱リン酸によるウェットエッチングにより、周辺回路素子部４における第１のシリコン窒化膜２３を除去する。次いで、フッ酸によるウェットエッチングにより、周辺回路素子部４の熱酸化膜２２を除去する。このとき、記憶素子領域１の積層絶縁膜３１における上部のシリコン酸化膜も除去される。
次に、図１１に示すように、温度が８００℃〜８５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、周辺回路素子部４に膜厚が約５〜１５ｎｍのゲート絶縁膜３３を形成する。このとき、記憶素子領域１の積層絶縁膜３１における露出したシリコン窒化膜の上面一部も酸化され、シリコン酸化膜が形成される。なお、ゲート絶縁膜３３は、熱酸化膜の形成後に、ＣＶＤ法によりシリコン酸化膜を堆積して形成してもよい。次いで、公知のＣＶＤ法により膜厚が約２５０ｎｍのリン（Ｐ）が添加された第２の多結晶シリコン膜３４を堆積する。次いで、公知のフォトレジスト技術により制御ゲートおよび浮遊ゲート電極形成用マスクパターン３５を形成する。その後、このマスクパターン３５を利用して、公知の異方性ドライエッチング技術により、記憶素子領域１における所定の部分の第２の多結晶シリコン膜３４、積層絶縁膜３１、第１の多結晶シリコン膜２９を除去することで、制御ゲート電極３４ａ、容量絶縁膜３１ａ、浮遊ゲート電極２９ａを形成する。
次に、制御ゲートおよび浮遊ゲート電極形成用マスクパターン３５を除去した後、図１２に示すように、公知のフォトレジスト技術により、周辺回路ゲート電極形成用マスクパターン３６を形成する。次いで、この周辺回路ゲート電極形成用マスクパターン３６を利用して、公知の異方性ドライエッチングにより、周辺回路領域２における所定の第２の多結晶シリコン膜３４の部分を除去し、ゲート電極３４ｂを形成する。
次に、周辺回路ゲート電極形成用マスクパターン３６を除去し、図１３に示すように、制御ゲート電極３４ａ、周辺回路ゲート電極３４ｂをマスクとして、砒素（Ａｓ）イオンを、加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２の条件で注入して、ドレインおよびソースとなる拡散層領域３７を形成する。
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、その説明を省略する。
なお、本第１の実施の形態では、図１０に示すように周辺回路素子部４における第１のシリコン窒化膜２３を除去する際に、浮遊ゲート電極２９ａを形成するための第１の多結晶シリコン膜２９の上に形成されているところの、ＯＮＯ(Oxide-Nitride-Oxide)絶縁膜からなる積層絶縁膜３１をマスクとして利用したが、このために酸化膜の単層膜を使用しても良い。また、各膜の膜種およびエッチング方法も本第１の実施の形態に限定されるものではない。
以上説明したように、本発明の第１の実施の形態によると、図７に示すように記憶素子部３にトンネル酸化膜２８を形成する際に、周辺回路素子部４には、バリア性が高くかつ酸化膜とのエッチング選択比が高い緻密な膜構成の第１のシリコン窒化膜２３が形成されている。すなわち、記憶素子部３にトンネル酸化膜２８を形成する際に、周辺回路素子部４には、図５３に示した従来の技術のようなトンネル酸化膜２８は形成されない。このため、従来必要とされていたトンネル酸化膜の除去のための周辺回路領域２へのウェットエッチング処理が不要となる。したがって、素子分離絶縁膜２５ｂの後退量が少なくなり、ゲート酸化膜の形成前におけるゲート幅方向端部の半導体基板２１の露出が抑制される。その結果、周辺回路素子部４においてゲート酸化膜３３の膜厚が均一に形成されるため、ＭＯＳトランジスタのサブシュレッショルド特性劣化が抑制される。
さらに、図６〜図７に示される周辺回路素子部４における第１のシリコン窒化膜２３は、トンネル酸化膜２８の形成時の酸素の侵入を低減する。これより、半導体基板２１の応力増加が抑制され、結晶欠陥を減少させることができる。その結果、結晶欠陥に起因する接合リーク不良を低減することができる。
（第２の実施の形態）
本発明の第２の実施の形態に係る浮遊ゲート電極型不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
図１４は、本発明の第２の実施の形態に係る浮遊ゲート電極型不揮発性半導体記憶装置の一記憶素子と一周辺回路素子の断面構成を示している。図１４において、図１に示した構成要素と同一の構成要素には同一の符号を付けることにより、その詳細な説明を省略する。
この第２の実施の形態に係る周辺回路素子のゲート絶縁膜１８におけるゲート幅方向の端部の膜厚は、ゲート幅方向の中央部よりも薄く形成されていないことを特徴とする。
以下、前記のように構成された一記憶素子と該記憶素子を駆動する周辺回路のＭＯＳトランジスタとを含む不揮発性半導体記憶装置の製造方法について、図１５〜図２５の工程順断面概略図に従って説明する。なお、図１５〜図２５において、第１の実施の形態と同一の構成要素には同一の符号を付けている。
ここでは、図示のように、ｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
最初に、半導体基板２１の上部に記憶素子やＭＯＳトランジスタ等の素子同士を互いに絶縁分離する素子分離領域を形成する。
まず、図１５に示すように、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１の主面上に膜厚が約１０ｎｍの熱酸化膜２２を形成する。次いで、公知のＣＶＤ法により、熱酸化膜２２上に膜厚が約２００ｎｍの第１のシリコン窒化膜２３を堆積する。次いで、公知のフォトレジスト技術により複数の素子分離領域がパターニングされたレジスト膜からなる素子分離膜形成用マスクパターン２４を形成する。
次に、素子分離形成用マスクパターン２４を用いて、図１６に示すように、第１のシリコン窒化膜２３、熱酸化膜２２および半導体基板２１に対して、公知の異方性ドライエッチング技術により、第１のシリコン窒化膜２３の上面から深さが約５５０ｎｍの複数の素子分離溝２１ａを形成することによって、記憶素子領域１に記憶素子部３を形成するとともに、周辺回路領域２に周辺回路素子部４を形成する。なお、図１６に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域である。
次いで、素子分離形成用マスクパターン２４を除去し、その後、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、素子分離溝２１ａの各露出面上に膜厚が約２５ｎｍの熱酸化膜（図示せず）を形成する。これにより、半導体基板２１と素子分離溝２１ａとの界面が酸化膜のうちで最も良質な熱酸化膜に覆われるため、各素子の動作および長期信頼性を向上させることができる。
次いで、公知のＣＶＤ法により、素子分離溝２１ａを充填しかつ第１のシリコン窒化膜２３を覆うように、全面にわたって、膜厚が約６５０ｎｍの第１のシリコン酸化膜２５を堆積する。このとき、第１のシリコン酸化膜２５の上面における第１のシリコン窒化膜２３の上方に対応した領域が、他の領域と比べて凸状に盛り上がる（図示せず）。次いで、堆積した第１のシリコン酸化膜２５上に、各素子分離溝２１ａの上方の領域を覆うマスクパターン２６を形成し、公知のドライエッチング技術により、第１のシリコン酸化膜２５を除去する。このエッチング除去は、図示のように、第１のシリコン窒化膜２３の上方における第１のシリコン酸化膜２５の凸状部分が除去されて第１のシリコン酸化膜２５の上面がほぼ平坦となるまで行う。
次に、マスクパターン２６を除去した後、図１７に示すように、ＣＭＰ法により、第１のシリコン酸化膜２５の上面を研磨する。このとき、第１のシリコン窒化膜２３の上方における部分の第１のシリコン酸化膜２５を除去するとともに、素子分離溝２１ａに充填された第１のシリコン酸化膜２５を残すことにより、各素子分離溝２１ａに素子分離絶縁膜２５ａ、２５ｂを形成する。
次に、図１８に示すように、熱リン酸を用いたウェットエッチングにより、第１のシリコン窒化膜２３を全面除去する。次いで、公知のＣＶＤ法により、膜厚が約２０〜５０ｎｍの第２のシリコン窒化膜３８、膜厚が約１０ｎｍの第３のシリコン酸化膜２７aを堆積する。さらに、公知のフォトレジスト技術により、周辺回路領域２を覆うマスクパターン（図示せず）を形成する。次いで、フッ酸によるウェットエッチングにより、記憶素子領域１における第３のシリコン酸化膜２７ａを除去する。次いで、周辺回路領域２を覆うマスクパターン（図示せず）を除去する。次いで、周辺回路領域２における第３のシリコン酸化膜２７ａをマスクとして、熱リン酸によるウェットエッチングにより、記憶素子領域１の第２のシリコン窒化膜３８を除去する。
次に、記憶素子部３の熱酸化膜２２および周辺回路領域２の第２のシリコン酸化膜２７ａを、フッ酸によるウェットエッチングにより除去する。図１９は、その除去後の状態を示す。
次に、図２０に示すように、温度が９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、記憶素子部３に膜厚が約１１ｎｍのトンネル酸化膜２８を形成する。次いで、公知のＣＶＤ法により膜厚が約２５０ｎｍのリン（Ｐ）が添加された第１の多結晶シリコン膜２９を堆積した後、公知のフォトレジスト技術により、浮遊ゲート電極分離用マスクパターン３０を形成する。次いで、この浮遊ゲート電極分離用マスクパターン３０を利用して、公知の異方性エッチング技術により、記憶素子領域１における素子分離絶縁膜２５ａに対応した所定の第１の多結晶シリコン膜２９の部分４５を除去する。
次に、浮遊ゲート電極分離用マスクパターン３０を除去し、図２１に示すように、公知のＣＶＤ法により膜厚が約５〜１０ｎｍのシリコン酸化膜と膜厚が２〜７ｎｍのシリコン窒化膜と膜厚が約５〜１０ｎｍのシリコン酸化膜とを順次堆積して、積層絶縁膜３１を形成する。次いで、公知のフォトレジスト技術により、記憶素子領域１を覆うマスクパターン３２を形成した後、公知の異方性ドライエッチングにより、周辺回路領域２の積層絶縁膜３１、第１の多結晶シリコン膜２９を順次除去する。
次に、記憶素子領域１を覆うマスクパターン３２を除去した後、図２２に示すように、記憶素子領域１における積層絶縁膜３１をマスクとして、熱リン酸によるウェットエッチングにより、周辺回路領域２における第２のシリコン窒化膜３８を除去する。次いで、フッ酸によるウェットエッチングにより、周辺回路素子部４の熱酸化膜２２を除去する。このとき記憶素子領域１の積層絶縁膜３１における上部のシリコン酸化膜も除去される。なお、図２１に示した記憶素子領域１を覆うマスクパターン３２を除去せずに、等方性ドライエッチングにより、周辺回路領域２における第２のシリコン窒化膜３８を除去し、さらにフッ酸によるウェットエッチングにより、周辺回路素子部４の熱酸化膜２２を除去してもよい。
次に、図２３に示すように、温度が８００℃〜８５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、周辺回路素子部４に膜厚が約５〜１５ｎｍのゲート絶縁膜３３を形成する。このとき、記憶素子領域１の積層絶縁膜３１における露出したシリコン窒化膜の上面一部も酸化され、シリコン酸化膜が形成される。なお、ゲート絶縁膜３３は、熱酸化膜の形成後に、ＣＶＤ法によりシリコン酸化膜を堆積して形成してもよい。次いで、公知のＣＶＤ法により膜厚が約２５０ｎｍのリン（Ｐ）が添加された第２の多結晶シリコン膜３４を堆積する。次いで、公知のフォトレジスト技術により制御ゲートおよび浮遊ゲート電極形成用マスクパターン３５を形成する。その後、このマスクパターン３５を利用して、公知の異方性ドライエッチング技術により、記憶素子領域１における所定の部分の第２の多結晶シリコン膜３４、積層絶縁膜３１、第１の多結晶シリコン膜２９を除去することで、制御ゲート電極３４ａ、容量絶縁膜３１ａ、浮遊ゲート電極２９ａを形成する。
次に、制御ゲートおよび浮遊ゲート電極形成用マスクパターン３５を除去した後、図２４に示すように、公知のフォトレジスト技術により、周辺回路ゲート電極形成用マスクパターン３６を形成する。次いで、この周辺回路ゲート電極形成用マスクパターン３６を利用して、公知の異方性ドライエッチングにより、周辺回路領域２における所定の第２の多結晶シリコン膜３４の部分を除去し、ゲート電極３４ｂを形成する。
次に、周辺回路ゲート電極形成用マスクパターン３６を除去し、図２５に示すように、制御ゲート電極３４ａ、周辺回路ゲート電極３４ｂをマスクとして、砒素（Ａｓ）イオンを加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２の条件で注入して、ドレインおよびソースとなる拡散層領域３７を形成する。
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、その説明を省略する。
なお、本第２の実施の形態では、図２２に示すように周辺回路素子部４における第２のシリコン窒化膜３８を除去する際に、浮遊ゲート電極２９ａを形成するための第１の多結晶シリコン膜２９の上に形成されているところの、ＯＮＯ(Oxide-Nitride-Oxide)絶縁膜からなる積層絶縁膜３１をマスクとして利用したが、このために酸化膜の単層膜を使用しても良い。また、各膜の膜種およびエッチング方法も本第２の実施の形態に限定されるものではない。
以上説明したように、第２の実施の形態によると、図２０に示すように記憶素子部３にトンネル酸化膜２８を形成する際に、周辺回路領域２の全面には、バリア性が高くかつ酸化膜とのエッチング選択比が高い緻密な膜構成の第２のシリコン窒化膜３８が形成されている。これより、周辺回路素子部４には、従来のようにトンネル酸化膜２８は形成されず、従来必要とされていた周辺回路領域２へのウェットエッチング処理が削減されるので、素子分離絶縁膜２５ｂの後退量は少なくなり、ゲート酸化膜形成前におけるゲート幅方向端部の半導体基板２１の露出が抑制される。その結果、周辺回路素子部４におけるゲート酸化膜３３の膜厚は均一に形成されるため、ＭＯＳトランジスタのサブシュレッショルド特性劣化が低減する。
さらに、周辺回路領域２における第２のシリコン窒化膜３８は、トンネル酸化膜形成時の酸素の侵入を完全に防止する。これより、半導体基板２１の応力増加が抑制され、結晶欠陥を減少させることができる。その結果、結晶欠陥に起因する接合リーク不良を低減することができる。
また、記憶素子部３における熱酸化膜２２を除去する際に、周辺回路領域２には第２のシリコン窒化膜３８が形成されているので、素子分離絶縁膜２５ｂの上面は膜減りしない。
（第３の実施の形態）
本発明の第３の実施の形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
図２６は、本発明の第３の実施の形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の一記憶素子と一周辺回路素子との断面構成を示している。図２６において、図１に示す構成要素と同一の構成要素には同一の符号を付けることにより、その詳細な説明を省略する。
この第３の実施の形態においては、半導体基板１１と記憶素子における制御ゲート電極１６との間に形成されている積層ゲート絶縁膜は、トンネル酸化膜１３、シリコン窒化膜１３ａ、シリコン酸化膜１３ｂで構成されている。また、周辺回路素子のゲート絶縁膜１８におけるゲート幅方向端部の膜厚は、ゲート幅中央部よりも薄く形成されていないことを特徴とする。
以下、前記のように構成された一記憶素子と該記憶素子を駆動する周辺回路のＭＯＳトランジスタとを含む不揮発性半導体記憶装置の製造方法について、図２７〜図３６の工程順断面概略図に従って説明する。なお、図２７〜図３６において、第１の実施の形態と同一の構成要素には同一の符号を付けている。
ここでは、図示のように、例えばｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
最初に、半導体基板２１の上部に、記憶素子やＭＯＳトランジスタ等の素子同士を互いに絶縁分離する素子分離領域を形成する。
すなわち、まず、図２７に示すように、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１の主面上に膜厚が約１０ｎｍの熱酸化膜２２を形成する。次いで、公知のＣＶＤ法により、熱酸化膜２２上に膜厚が約２００ｎｍの第１のシリコン窒化膜２３を堆積する。次いで、公知のフォトレジスト技術により、複数の素子分離領域がパターニングされたレジスト膜からなる素子分離膜形成用マスクパターン２４を形成する。
次に、素子分離形成用マスクパターン２４を用いて、図２８に示すように、第１のシリコン窒化膜２３、熱酸化膜２２および半導体基板２１に対して、公知の異方性ドライエッチング技術を適用することにより、第１のシリコン窒化膜２３の上面から深さが約５５０ｎｍの複数の素子分離溝２１ａを形成する。これによって、記憶素子領域１に記憶素子部３を形成するとともに、周辺回路領域２に周辺回路素子部４を形成する。なお、図２８に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域である。
次いで、素子分離形成用マスクパターン２４を除去した後、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、素子分離溝２１ａの各露出面上に膜厚が約２５ｎｍの熱酸化膜（図示せず）を形成する。これにより、半導体基板２１と素子分離溝２１ａとの界面が酸化膜のうちで最も良質な熱酸化膜に覆われるため、各素子の動作および長期信頼性を向上させることができる。
次いで、公知のＣＶＤ法により、素子分離溝２１ａを充填しかつ第１のシリコン窒化膜２３を覆うように、全面にわたって、膜厚が約６５０ｎｍの第１のシリコン酸化膜２５を堆積する。このとき、第１のシリコン酸化膜２５の上面における第１のシリコン窒化膜２３の上方に対応した領域が、他の領域と比べて凸状に盛り上がる（図示せず）。次いで堆積した第１のシリコン酸化膜２５上に各素子分離溝２１ａの上方の領域を覆うマスクパターン２６を形成し、公知のドライエッチング技術により、第１のシリコン酸化膜２５を除去する。このエッチング除去は、図示のように、第１のシリコン酸化膜２５の凸状部分が除去されて第１のシリコン酸化膜２５の上面がほぼ平坦となるまで行う。
次に、マスクパターン２６を除去した後、図２９に示すように、ＣＭＰ法により、第１のシリコン酸化膜２５の上面を研磨する。このとき、第１のシリコン窒化膜２３の上方における部分の第１のシリコン酸化膜２５を除去するとともに、素子分離溝２１ａに充填された第１のシリコン酸化膜２５を残すことにより、各素子分離溝２１ａに素子分離絶縁膜２５ａ、２５ｂを形成する。
次に、図３０に示すように、公知のＣＶＤ法により膜厚が約１０ｎｍの第２のシリコン酸化膜２７を堆積した後、公知のフォトレジスト技術により、周辺回路領域２を覆うマスクパターン形成し（図示せず）、フッ酸によるウェットエッチングにより、記憶素子領域１における第２のシリコン酸化膜２７を除去する。次いで、周辺回路領域２を覆うマスクパターン（図示せず）を除去した後、周辺回路領域２における第２のシリコン酸化膜２７をマスクとして、熱リン酸によるウェットエッチングにより記憶素子部３の第１のシリコン窒化膜２３を除去する。
次に、記憶素子部３の熱酸化膜２２および周辺回路領域２の第２のシリコン酸化膜２７を、図３１に示すようにフッ酸によるウェットエッチングにより除去する。
次に、温度が９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、図３２に示すように、記憶素子部３に膜厚が約７ｎｍのトンネル酸化膜２８を形成する。次いで、公知のＣＶＤ法により膜厚が約７ｎｍの第３のシリコン窒化膜３９、膜厚が約１０ｎｍの第４のシリコン酸化膜４０を順次堆積する。次いで、記憶素子領域１を覆うマスクパターン３２を形成し、その後、このマスクパターン３２を利用して、フッ酸によるウェットエッチングにより、周辺回路領域２における第４のシリコン酸化膜４０を除去する。
次に、記憶素子領域１を覆うマスクパターン３２を除去した後、図３３に示すように、記憶素子領域１における第４のシリコン酸化膜４０をマスクとして、熱リン酸によるウェットエッチングにより、周辺回路領域２における第３のシリコン窒化膜３９および周辺回路素子部４おける第１のシリコン窒化膜２３を除去する。
次に、図３４に示すように、フッ酸によるウェットエッチングにより、周辺回路素子部４の熱酸化膜２２を除去する。このとき記憶素子領域１の第４のシリコン酸化膜４０も除去される。
次に、図３５に示すように、温度が８００℃〜８５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、周辺回路素子部４に、膜厚が約５〜１５ｎｍのゲート絶縁膜３３を形成する。このとき、記憶素子領域１における第３のシリコン窒化膜３９の上面一部も酸化され、第５のシリコン酸化膜４１が形成される。なお、ゲート絶縁膜３３は、熱酸化膜形成後、ＣＶＤ法によりシリコン酸化膜を堆積して形成してもよい。次いで、公知のＣＶＤ法により、膜厚が約２５０ｎｍの、リン（Ｐ）が添加された第２の多結晶シリコン膜３４を堆積する。次いで、公知のフォトレジスト技術により記憶素子の制御ゲート電極および周辺回路素子のゲート電極形成用マスクパターン４２を形成する。
次に、このマスクパターン４２を利用して、図３６に示すように、公知の異方性ドライエッチング技術により、所定の第２の多結晶シリコン膜３４を除去し、記憶素子部３に制御ゲート電極３４ａを形成するとともに、周辺回路素子部４にゲート電極３４ｂを形成する。次いで、マスクパターン４２を除去し、制御ゲート電極３４ａ、周辺回路ゲート電極３４ｂをマスクとして、砒素（Ａｓ）イオンを加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２の条件で注入して、ドレインおよびソースとなる拡散層領域３７を形成する。
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、その説明を省略する。
以上説明したように、第３の実施の形態によると、図３２に示すように記憶素子部３にトンネル酸化膜２８を形成する際に、周辺回路素子部４には、バリア性が高くかつ酸化膜とのエッチング選択比が高い緻密な膜構成の第１のシリコン窒化膜２３が形成されている。これにより、周辺回路素子部４には、従来のようなトンネル酸化膜２８は形成されず、従来必要とされていた周辺回路領域２へのウェットエッチング処理が削減されるので、素子分離絶縁膜２５ｂの後退量は少なくなり、ゲート酸化膜の形成前におけるゲート幅方向端部の半導体基板２１の露出が抑制される。その結果、周辺回路素子部４におけるゲート酸化膜３３の膜厚は均一に形成されるため、ＭＯＳトランジスタのサブシュレッショルド特性劣化が抑制される。
さらに、周辺回路素子部４における第１のシリコン窒化膜２３は、トンネル酸化膜２８の形成時の酸素の侵入を低減する。これにより、半導体基板２１の応力増加が抑制され、結晶欠陥を減少させることができる。その結果、結晶欠陥に起因する接合リーク不良を低減することができる。
（第４の実施の形態）
本発明の第４の実施の形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法について、図面を参照しながら説明する。
図３７は、本発明の第４の実施の形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置の一記憶素子と一周辺回路素子の断面構成を示している。図３７において、図２６に示す構成要素と同一の構成要素には同一の符号を付けることにより、その詳細な説明を省略する。
この第４の実施の形態においては、周辺回路素子のゲート絶縁膜１８におけるゲート幅方向端部の膜厚は、ゲート幅中央部よりも薄く形成されていないことを特徴とする。
以下、前記のように構成された一記憶素子と該記憶素子を駆動する周辺回路のＭＯＳトランジスタとを含む不揮発性半導体記憶装置の製造方法について、図３８〜図４７の工程順断面概略図に従って説明する。なお、図３８〜図４７において、第３の実施の形態と同一の構成要素には同一の符号を付けている。
ここでは、図示のように、例えばｐ型半導体領域を含む単結晶シリコンからなる半導体基板２１を用いる。
最初に、半導体基板２１の上部に、記憶素子やＭＯＳトランジスタ等の素子同士を互いに絶縁分離する素子分離領域を形成する。
すなわち、まず、図３８に示すように、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、半導体基板２１の主面上に膜厚が約１０ｎｍの熱酸化膜２２を形成する。次いで、公知のＣＶＤ法により、熱酸化膜２２上に膜厚が約２００ｎｍの第１のシリコン窒化膜２３を堆積する。次いで、公知のフォトレジスト技術により、複数の素子分離領域がパターニングされたレジスト膜からなる素子分離膜形成用マスクパターン２４を形成する。
次に、素子分離形成用マスクパターン２４を用いて、図３９に示すように、第１のシリコン窒化膜２３、熱酸化膜２２および半導体基板２１に対して、公知の異方性ドライエッチング技術を適用することにより、第１のシリコン窒化膜２３の上面から深さが約５５０ｎｍの複数の素子分離溝２１ａを形成する。これによって、記憶素子領域１に記憶素子部３を形成するとともに、周辺回路領域２に周辺回路素子部４を形成する。なお、図３９に示される領域は、記憶素子領域１と周辺回路領域２とが混在した領域である。
次いで、素子分離形成用マスクパターン２４を除去した後、温度が約９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、素子分離溝２１ａの各露出面上に膜厚が約２５ｎｍの熱酸化膜（図示せず）を形成する。これにより、半導体基板２１と素子分離溝２１ａとの界面が酸化膜のうちで最も良質な熱酸化膜に覆われるため、各素子の動作および長期信頼性を向上させることができる。
次いで、公知のＣＶＤ法により、素子分離溝２１ａを充填しかつ第１のシリコン窒化膜２３を覆うように、全面にわたって、膜厚が約６５０ｎｍの第１のシリコン酸化膜２５を堆積する。このとき、第１のシリコン酸化膜２５の上面における第１のシリコン窒化膜２３の上方に対応した領域が、他の領域と比べて凸状に盛り上がる（図示せず）。次いで堆積した第１のシリコン酸化膜２５上に各素子分離溝２１ａの上方の領域を覆うマスクパターン２６を形成し、公知のドライエッチング技術により、第１のシリコン酸化膜２５を除去する。このエッチング除去は、図３９に示すように、第１のシリコン酸化膜２５の凸状部分が除去されて第１のシリコン酸化膜２５の上面がほぼ平坦となるまで行う。
次に、マスクパターン２６を除去した後、図４０に示すように、ＣＭＰ法により、第１のシリコン酸化膜２５の上面を研磨する。このとき、第１のシリコン窒化膜２３の上方における部分の第１のシリコン酸化膜２５を除去するとともに、素子分離溝２１ａに充填された第１のシリコン酸化膜２５を残すことにより、各素子分離溝２１ａに素子分離絶縁膜２５ａ、２５ｂを形成する。
次に、図４１に示すように、熱リン酸によるウェットエッチングにより第１のシリコン窒化膜２３を全面除去する。次いで、公知のＣＶＤ法により、膜厚が約２０〜５０ｎｍの第２のシリコン窒化膜３８、膜厚が約１０ｎｍの第３のシリコン酸化膜２７aを堆積したうえで、公知のフォトレジスト技術により、周辺回路領域２を覆うマスクパターン（図示せず）を形成する。次いで、フッ酸によるウェットエッチングにより、記憶素子領域１における第３のシリコン酸化膜２７ａを除去する。次いで、周辺回路領域２を覆う上述のマスクパターン（図示せず）を除去する。次いで、周辺回路領域２における第３のシリコン酸化膜２７ａをマスクとして、熱リン酸によるウェットエッチングにより、記憶素子領域１の第２のシリコン窒化膜３８を除去する。
次に、図４２に示すように、記憶素子部３の熱酸化膜２２および周辺回路領域２の第２のシリコン酸化膜２７ａを、フッ酸によるウェットエッチングにより除去する。
次に、図４３に示すように、温度が９００℃の酸素雰囲気で半導体基板２１を熱酸化することにより、記憶素子部３に膜厚が約７ｎｍのトンネル酸化膜２８を形成する。次いで、公知のＣＶＤ法により膜厚が約７ｎｍの第３のシリコン窒化膜３９、膜厚が約１０ｎｍの第４のシリコン酸化膜４０を順次堆積する。次いで、記憶素子領域１を覆うマスクパターン３２を形成した後、フッ酸によるウェットエッチングにより、周辺回路領域２における第４のシリコン酸化膜４０を除去する。
次に、図４４に示すように、記憶素子領域１を覆うマスクパターン３２を除去した後、記憶素子領域１上にある第４のシリコン酸化膜４０をマスクとして、熱リン酸によるウェットエッチングにより、周辺回路領域２における第３のシリコン窒化膜３９および第２のシリコン窒化膜３８を除去する。
次に図４５に示すように、フッ酸によるウェットエッチングにより、周辺回路素子部４の熱酸化膜２２を除去する。このとき記憶素子領域１の第４のシリコン酸化膜４０も除去される。
次に図４６に示すように、温度が８００℃〜８５０℃の酸素雰囲気で半導体基板２１を熱酸化することにより、周辺回路素子部４に膜厚が約５〜１５ｎｍのゲート絶縁膜３３を形成する。このとき、記憶素子領域１における第３のシリコン窒化膜３９の上面一部も酸化され、第５のシリコン酸化膜４１が形成される。なお、ゲート絶縁膜３３は、熱酸化膜形成後、ＣＶＤ法によりシリコン酸化膜を堆積して形成してもよい。次いで、公知のＣＶＤ法により、膜厚が約２５０ｎｍの、リン（Ｐ）が添加された第２の多結晶シリコン膜３４を堆積する。次いで、公知のフォトレジスト技術により、記憶素子の制御ゲート電極および周辺回路素子のゲート電極形成用マスクパターン４２を形成する。
次に、図４７に示すように、公知の異方性ドライエッチング技術により、所定の第２の多結晶シリコン膜３４を除去し、記憶素子部３に制御ゲート電極３４ａを形成するとともに、周辺回路素子部４にゲート電極３４ｂを形成する。次いで、マスクパターン４２を除去し、制御ゲート電極３４ａ、周辺回路ゲート電極３４ｂをマスクとして、砒素（Ａｓ）イオンを加速電圧５０ｋｅＶ、ドーズ量２×１０１５／ｃｍ２の条件で注入して、ドレインおよびソースとなる拡散層領域３７を形成する。
なお、この後に続く、金属配線工程、保護膜形成工程およびボンディングパッド形成工程については、その説明を省略する。
以上説明したように、第４の実施の形態によると、図４３に示すように記憶素子部３にトンネル酸化膜２８を形成する際において、周辺回路領域２の全面に、バリア性が高くかつ酸化膜とのエッチング選択比が高い緻密な膜構成の第２のシリコン窒化膜３８が形成されている。これより、周辺回路素子部４には、従来のようなトンネル酸化膜２８は形成されず、従来必要とされていた周辺回路領域２へのウェットエッチング処理が削減されるので、素子分離絶縁膜２５ｂの後退量は少なくなり、ゲート酸化膜形成前におけるゲート幅方向端部の半導体基板２１の露出が抑制される。その結果、周辺回路素子部４におけるゲート酸化膜３３の膜厚は均一に形成されるため、ＭＯＳトランジスタのサブシュレッショルド特性劣化が抑制される。
さらに、周辺回路領域２における第２のシリコン窒化膜３８は、トンネル酸化膜２８の形成時の酸素の侵入を完全に防止する。これより、半導体基板２１の応力増加が抑制され、結晶欠陥を減少させることができる。その結果、結晶欠陥に起因する接合リーク不良を低減することができる。
また、図４２に示すように記憶素子部３における熱酸化膜２２を除去する際に、周辺回路領域２には、第２のシリコン窒化膜３８が形成されているので、素子分離絶縁膜２５ｂの上面は膜減りしない。
本発明の不揮発性半導体記憶装置およびその製造方法は、周辺回路におけるＭＯＳトランジスタのサブシュレッショルド特性の劣化を低減し、さらに結晶欠陥に起因する接合リーク不良を低減することができものであり、制御ゲート電極と浮遊ゲート電極を有するスタックゲート型の記憶素子とロジック素子とが同一チップ上に集積された不揮発性半導体記憶装置およびその製造方法等として有用である。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の記憶素子と周辺回路素子を示す断面図 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図 図２の次の製造工程を示す断面図 図３の次の製造工程を示す断面図 図４の次の製造工程を示す断面図 図５の次の製造工程を示す断面図 図６の次の製造工程を示す断面図 図７の次の製造工程を示す断面図 図８の次の製造工程を示す断面図 図９の次の製造工程を示す断面図 図１０の次の製造工程を示す断面図 図１１の次の製造工程を示す断面図 図１２の次の製造工程を示す断面図 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の記憶素子と周辺回路素子を示す断面図 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図 図１５の次の製造工程を示す断面図 図１６の次の製造工程を示す断面図 図１７の次の製造工程を示す断面図 図１８の次の製造工程を示す断面図 図１９の次の製造工程を示す断面図 図２０の次の製造工程を示す断面図 図２１の次の製造工程を示す断面図 図２２の次の製造工程を示す断面図 図２３の次の製造工程を示す断面図 図２４の次の製造工程を示す断面図 本発明の第３の実施の形態に係る不揮発性半導体記憶装置の記憶素子と周辺回路素子を示す断面図 本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図 図２７の次の製造工程を示す断面図 図２８の次の製造工程を示す断面図 図２９の次の製造工程を示す断面図 図３０の次の製造工程を示す断面図 図３１の次の製造工程を示す断面図 図３２の次の製造工程を示す断面図 図３３の次の製造工程を示す断面図 図３４の次の製造工程を示す断面図 図３５の次の製造工程を示す断面図 本発明の第４の実施の形態に係る不揮発性半導体記憶装置の記憶素子と周辺回路素子を示す断面図 本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図 図３８の次の製造工程を示す断面図 図３９の次の製造工程を示す断面図 図４０の次の製造工程を示す断面図 図４１の次の製造工程を示す断面図 図４２の次の製造工程を示す断面図 図４３の次の製造工程を示す断面図 図４４の次の製造工程を示す断面図 図４５の次の製造工程を示す断面図 図４６の次の製造工程を示す断面図 従来の不揮発性半導体記憶装置の記憶素子と周辺回路素子を示す断面図 従来の不揮発性半導体記憶装置の製造方法を示す断面図 図４９の次の製造工程を示す断面図 図５０の次の製造工程を示す断面図 図５１の次の製造工程を示す断面図 図５２の次の製造工程を示す断面図 図５３の次の製造工程を示す断面図 図５４の次の製造工程を示す断面図 図５５の次の製造工程を示す断面図
符号の説明
１ 記憶素子領域
２ 周辺回路領域
２１ 半導体基板
２２ 熱酸化膜
２３ 第１のシリコン窒化膜
２５ａ 素子分離絶縁膜
２５ｂ 素子分離絶縁膜
２８ トンネル酸化膜
２９ａ 浮遊ゲート電極
３１ａ 容量絶縁膜
３４ａ 制御ゲート電極

Claims (17)

  1. 半導体基板上に、記憶素子形成領域と前記記憶素子形成領域の外部の周辺回路形成領域とを備えた不揮発性半導体記憶装置の製造方法であって、
    前記半導体基板上に積層膜からなる素子分離形成用膜を形成する工程（ａ１）と、
    前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程（ｂ１）と、
    前記周辺回路形成領域にある前記積層膜からなる素子分離形成用膜を残存させた状態で、前記記憶素子形成領域にある前記素子分離形成用膜を選択的に除去する工程（ｃ１）と、
    前記素子分離形成用膜が選択的に除去された前記記憶素子形成領域に不揮発性半導体記憶素子のトンネル酸化膜を成長させる工程（ｄ１）と、
    前記周辺回路形成領域にある前記素子分離形成用膜を選択的に除去するとともに、前記トンネル酸化膜上に前記不揮発性半導体記憶素子の浮遊ゲート電極、容量絶縁膜および制御ゲート電極を形成する工程（ｅ１）とをこの順に行うことを特徴とする不揮発性半導体記憶装置の製造方法。
  2. 工程（ｃ１）では、
    記憶素子形成領域上および周辺回路形成領域上に選択除去膜を形成する工程（ｆ１）と、
    前記記憶素子形成領域上にある前記選択除去膜を選択的に除去する工程（ｇ１）と、
    前記周辺回路形成領域上に残された前記選択除去膜をマスクとして前記記憶素子形成領域にある素子分離形成用膜の上層膜を選択的に除去する工程（ｈ１）と、
    前記周辺回路形成領域上に残された前記選択除去膜および前記記憶素子形成領域にある前記素子分離形成用膜の下層膜を除去する工程（ｉ１）とをこの順に行うことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
  3. 工程（ｅ１）では、
    記憶素子形成領域上および周辺回路形成領域上に第１の多結晶シリコン膜を形成する工程（ｊ１）と、
    前記記憶素子形成領域における前記第１の多結晶シリコン膜を選択的に除去して、前記素子分離絶縁膜上において互いに分離された浮遊ゲート電極形成用膜を形成する工程（ｋ１）と、
    前記浮遊ゲート電極形成用膜上および前記周辺回路形成領域における前記第１の多結晶シリコン膜上に積層絶縁膜を形成する工程（ｌ１）と、
    前記周辺回路形成領域における前記積層絶縁膜および前記第１の多結晶シリコン膜を選択的に除去する工程（ｍ１）と、
    前記記憶素子形成領域上に残された前記積層絶縁膜をマスクとして前記周辺回路形成領域にある素子分離形成用膜の上層膜を選択的に除去する工程（ｎ１）と、
    前記記憶素子形成領域上に残された前記積層絶縁膜の上層膜および前記周辺回路形成領域にある前記素子分離形成用膜の下層膜を除去する工程（ｏ１）とをこの順に行うことを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
  4. 工程（ｏ１）の後に、
    周辺回路形成領域に露出した半導体基板にゲート絶縁膜を形成するとともに、記憶素子形成領域上に残された積層絶縁膜の下層膜上にシリコン酸化膜を形成する工程（ｐ１）と、
    前記ゲート絶縁膜上および前記シリコン酸化膜上に第２の多結晶シリコン膜を形成する工程（ｑ１）と、
    前記記憶素子形成領域における前記第２の多結晶シリコン膜、前記シリコン酸化膜、前記積層絶縁膜の下層膜および浮遊ゲート電極形成用膜を選択的に除去して、制御ゲート電極、容量絶縁膜および浮遊ゲート電極を形成する工程（ｒ１）と、
    前記周辺回路形成領域における前記第２の多結晶シリコン膜を選択的に除去してゲート電極を形成する工程（ｓ１）と、
    前記制御ゲート電極および前記ゲート電極をマスクとして前記半導体基板中に不純物を導入し、ソースおよびドレインとなる拡散層領域を形成する工程（ｔ１）とをこの順に行うことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
  5. 選択除去膜をシリコン酸化膜で形成することを特徴とする請求項２から４までのいずれか１項記載の不揮発性半導体記憶装置の製造方法。
  6. 半導体基板上に、記憶素子形成領域と前記記憶素子形成領域の外部の周辺回路形成領域とを備えた不揮発性半導体記憶装置の製造方法であって、
    前記半導体基板上に積層膜からなる素子分離形成用膜を形成する工程（ａ２）と、
    前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程（ｂ２）と、
    前記周辺回路形成領域にある前記積層膜からなる素子分離形成用膜を残存させた状態で、前記記憶素子形成領域にある前記素子分離形成用膜を選択的に除去する工程（ｃ２）と、
    前記記憶素子形成領域にトンネル酸化膜からなる下層膜、シリコン窒化膜からなる中層膜およびシリコン酸化膜からなる上層膜で構成された不揮発性半導体記憶素子の積層ゲート絶縁膜を成長させるとともに、前記周辺回路形成領域にシリコン窒化膜からなる下層膜およびシリコン酸化膜からなる上層膜で構成された積層ゲート絶縁膜を成長させる工程（ｄ２）と、
    前記周辺回路形成領域にある前記積層ゲート絶縁膜の上層膜を選択的に除去する工程（ｅ２）と、
    前記記憶素子形成領域上に残された前記不揮発性半導体記憶素子の積層ゲート絶縁膜の上層膜をマスクとして前記周辺回路形成領域にある前記積層ゲート絶縁膜の下層膜および素子分離形成用膜の上層膜を選択的に除去する工程（ｆ２）と、
    前記記憶素子形成領域上に残された前記不揮発性半導体記憶素子の積層ゲート絶縁膜の上層膜および前記周辺回路形成領域にある前記素子分離形成用膜の下層膜を選択的に除去する工程（ｇ２）と、
    前記記憶素子形成領域上に残された積層絶縁膜の中層膜上にシリコン酸化膜を形成するとともに、周辺回路形成領域に露出した半導体基板にゲート絶縁膜を形成する工程（ｈ２）と、
    前記シリコン酸化膜上および前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程（ｉ２）と、
    前記記憶素子形成領域における前記多結晶シリコン膜を選択的に除去して制御ゲート電極を形成するとともに、前記周辺回路形成領域における前記多結晶シリコン膜を選択的に除去してゲート電極を形成する工程（ｊ２）とをこの順に行うことを特徴とする不揮発性半導体記憶装置の製造方法。
  7. 工程（ｊ２）の後に、
    前記制御ゲート電極および前記ゲート電極をマスクとして前記半導体基板中に不純物を導入し、ソースおよびドレインとなる拡散層領域を形成する工程（ｋ２）を行うことを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
  8. 素子分離形成用膜を、半導体基板上に形成した熱酸化膜からなる下層膜と、前記熱酸化膜上に堆積したシリコン窒化膜からなる上層膜とで形成することを特徴とする請求項１から７までのいずれか１項記載の不揮発性半導体記憶装置の製造方法。
  9. 半導体基板上に、記憶素子形成領域と前記記憶素子形成領域の外部の周辺回路形成領域とを備えた不揮発性半導体記憶装置の製造方法であって、
    前記半導体基板上に積層膜からなる素子分離形成用膜を形成する工程（ａ３）と、
    前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程（ｂ３）と、
    前記半導体基板上にある前記素子分離形成用膜の上層膜を除去する工程（ｃ３）と、
    前記半導体基板上にある前記素子分離形成用膜の下層膜上に耐酸化膜を形成し、前記耐酸化膜上に選択除去膜を形成する工程（ｄ３）と、
    前記周辺回路形成領域の前記選択除去膜をマスクとして前記記憶素子形成領域上にある前記耐酸化膜を除去する工程（ｅ３）と、
    前記記憶素子形成領域上にある前記素子分離形成用膜の下層膜および前記周辺回路形成領域に残された前記選択除去膜を除去する工程（ｆ３）と、
    前記記憶素子形成領域に不揮発性半導体記憶素子のトンネル酸化膜を成長させる工程（ｇ３）と、
    前記周辺回路形成領域にある前記耐酸化膜および前記素子分離形成用膜の下層膜を選択的に除去するとともに、前記トンネル酸化膜上に前記不揮発性半導体記憶素子の浮遊ゲート電極、容量絶縁膜および制御ゲート電極を形成する工程（ｈ３）とをこの順に行うことを特徴とする不揮発性半導体記憶装置の製造方法。
  10. 工程（ｈ３）では、
    記憶素子形成領域上および周辺回路形成領域上に第１の多結晶シリコン膜を形成する工程（ｉ３）と、
    前記記憶素子形成領域における前記第１の多結晶シリコン膜を選択的に除去して、前記素子分離絶縁膜上において互いに分離された浮遊ゲート電極形成用膜を形成する工程（ｊ３）と、
    浮遊ゲート電極上および前記周辺回路形成領域における前記第１の多結晶シリコン膜上に積層絶縁膜を形成する工程（ｋ３）と、
    前記周辺回路形成領域における前記積層絶縁膜および前記第１の多結晶シリコン膜を選択的に除去する工程（ｌ３）と、
    前記記憶素子形成領域上に残された前記積層絶縁膜をマスクとして前記周辺回路形成領域にある耐酸化膜を選択的に除去する工程（ｍ３）と、
    前記記憶素子形成領域上に残された前記積層絶縁膜の上層膜および前記周辺回路形成領域にある素子分離形成用膜の下層膜を除去する工程（ｎ３）とをこの順に行うことを特徴とする請求項９記載の不揮発性半導体記憶装置の製造方法。
  11. 工程（ｎ３）の後に、
    周辺回路形成領域に露出した半導体基板にゲート絶縁膜を形成するとともに、記憶素子形成領域上に残された積層絶縁膜の下層膜上にシリコン酸化膜を形成する工程（ｏ３）と、
    前記ゲート絶縁膜上および前記シリコン酸化膜上に第２の多結晶シリコン膜を形成する工程（ｐ３）と、
    前記記憶素子形成領域における前記第２の多結晶シリコン膜、前記シリコン酸化膜、前記積層絶縁膜の下層膜および浮遊ゲート形成用膜を選択的に除去して、制御ゲート電極、容量絶縁膜および浮遊ゲート電極を形成する工程（ｑ３）と、
    前記周辺回路形成領域における前記第２の多結晶シリコン膜を選択的に除去してゲート電極を形成する工程（ｒ３）と、
    前記制御ゲート電極および前記ゲート電極をマスクとして前記半導体基板中に不純物を導入し、ソースおよびドレインとなる拡散層領域を形成する工程（ｓ３）とをこの順に行うことを特徴とする請求項１０記載の不揮発性半導体記憶装置の製造方法。
  12. 半導体基板上に、記憶素子形成領域と前記記憶素子形成領域の外部の周辺回路形成領域とを備えた不揮発性半導体記憶装置の製造方法であって、
    前記半導体基板上に積層膜からなる素子分離形成用膜を形成する工程（ａ４）と、
    前記素子分離形成用膜を利用して前記半導体基板に素子分離絶縁膜を形成する工程（ｂ４）と、
    前記半導体基板上にある前記素子分離形成用膜の上層膜を除去する工程（ｃ４）と、
    前記半導体基板上にある前記素子分離形成用膜の下層膜上に耐酸化膜を形成し、前記耐酸化膜上に選択除去膜を形成する工程（ｄ４）と、
    前記記憶素子形成領域上にある前記選択除去膜を選択的に除去するとともに、前記周辺回路形成領域の前記選択除去膜をマスクとして前記記憶素子形成領域上にある前記耐酸化膜を除去する工程（ｅ４）と、
    前記記憶素子形成領域上にある前記素子分離形成用膜の下層膜および前記周辺回路形成領域に残された前記選択除去膜を除去する工程（ｆ４）と、
    前記記憶素子形成領域にトンネル酸化膜からなる下層膜、シリコン窒化膜からなる中層膜およびシリコン酸化膜からなる上層膜で構成された不揮発性半導体記憶素子の積層ゲート絶縁膜を成長させるとともに、前記周辺回路形成領域にシリコン窒化膜からなる下層膜およびシリコン酸化膜からなる上層膜で構成された積層ゲート絶縁膜を成長させる工程（ｇ４）と、
    前記周辺回路形成領域にある前記積層ゲート絶縁膜の上層膜を選択的に除去する工程（ｈ４）と、
    前記記憶素子形成領域上に残された前記不揮発性半導体記憶素子の積層ゲート絶縁膜の上層膜をマスクとして前記周辺回路形成領域にある前記積層ゲート絶縁膜の下層膜および耐酸化膜を選択的に除去する工程（ｉ４）と、
    前記記憶素子形成領域上に残された前記不揮発性半導体記憶素子の積層ゲート絶縁膜の上層膜および前記周辺回路形成領域にある素子分離形成用膜の下層膜を選択的に除去する工程（ｊ４）と、
    前記記憶素子形成領域上に残された積層絶縁膜の中層膜上にシリコン酸化膜を形成するとともに、周辺回路形成領域に露出した半導体基板にゲート絶縁膜を形成する工程（ｋ４）と、
    前記シリコン酸化膜上および前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程（ｌ４）と、
    前記記憶素子形成領域における前記多結晶シリコン膜を選択的に除去して制御ゲート電極を形成するとともに、前記周辺回路形成領域における前記多結晶シリコン膜を選択的に除去してゲート電極を形成する工程（ｍ４）をこの順に行うことを特徴とする不揮発性半導体記憶装置の製造方法。
  13. 工程（ｍ４）の後に、
    前記制御ゲート電極および前記ゲート電極をマスクとして前記半導体基板中に不純物を導入し、ソースおよびドレインとなる拡散層領域を形成する工程（ｎ４）を行うことを特徴とする請求項１２記載の不揮発性半導体記憶装置の製造方法。
  14. 選択除去膜をシリコン酸化膜にて形成するとともに、耐酸化膜をシリコン窒化膜にて形成することを特徴とする請求項９から１３までのいずれか１項記載の不揮発性半導体記憶装置の製造方法。
  15. シリコン窒化膜からなる耐酸化膜を選択的に除去する工程で、燐酸ボイル法を用いることを特徴とする請求項１４記載の不揮発性半導体記憶装置の製造方法。
  16. 素子分離形成用膜を、半導体基板上に形成した熱酸化膜からなる下層膜と、前記熱酸化膜上に堆積したシリコン窒化膜からなる上層膜とで形成することを特徴とする請求項１から１５までのいずれか１項記載の不揮発性半導体記憶装置の製造方法。
  17. 素子分離形成用膜におけるシリコン窒化膜からなる上層膜を選択的に除去する工程で、燐酸ボイル法を用いることを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
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