JP7007013B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
図2は、本発明の実施形態に係る半導体装置1の構成の一例を示す平面図、図3は、図2における3-3線に沿った断面を含む斜視図、図4は、図2における4-4線に沿った断面図である。半導体装置1は、メモリセル100と、メモリセル100に付随するトランジスタ200とを含んで構成されている。
図6は、本発明の第2の実施形態に係る半導体装置1Aの構成を示す断面図である。図6に示される断面は、図2における4-4線に沿った断面に相当する。第2の実施形態に係る半導体装置1Aは、メモリセル100の表面に、シリコン酸化膜20を介してシリコン窒化膜10が設けられている点が第1の実施形態に係る半導体装置1と異なる。すなわち、半導体装置1Aにおいて、メモリセル100のn型拡散層142の表面及びフローティングゲート160の表面が、主としてSiO2を含んで構成される厚さ10nm~30nm程度のシリコン酸化膜20で覆われており、シリコン酸化膜20の表面が、シリコン窒化膜10で覆われている。シリコン酸化膜20は、メモリセル100のn型拡散層142、及びフローティングゲート160を構成するポリシリコン膜160aの表面における合金層(シリサイド層)の形成を阻害するシリサイドブロック用のマスクとして機能する。従って、半導体装置1Aにおいて、n型拡散層142の表面及びフローティングゲート160の表面には、合金層は形成されていない。
10 シリコン窒化膜
20 シリコン酸化膜
100 メモリセル
110 半導体基板
120 pウェル
131、132 nウェル
141、142 n型拡散層
151、152 p型拡散層
160 フローティングゲート
180 合金層
200 トランジスタ
210 n型拡散層
220 ゲート
230 合金層
C1 第1のキャパシタ
C2 第2のキャパシタ
Claims (10)
- 半導体基板に形成され、シリコン窒化膜で覆われた第1のゲートを有するトランジスタと、
前記半導体基板に形成され、シリコン窒化膜で覆われていない第2のゲートを有するメモリセルと、
前記半導体基板の表層部において互いに離間して設けられた第1の導電型を有する第1のウェル及び第2のウェルと、
を含み、
前記メモリセルは、
前記第1のウェルと、前記第1のウェルの表面に絶縁膜を介して設けられたポリシリコン膜と、前記第1のウェルの表層部に設けられた前記第1の導電型を有する第1の拡散層及び前記第1の導電型とは異なる第2の導電型を有する第2の拡散層と、を含む第1のキャパシタと、
前記第2のウェルと、前記第2のウェルの表面に前記絶縁膜を介して設けられた前記ポリシリコン膜と、前記第2のウェルの表層部に設けられた前記第1の導電型を有する第3の拡散層及び前記第2の導電型を有する第4の拡散層と、を含み、前記第1のキャパシタに電気的に接続された第2のキャパシタを有する
半導体装置。 - 半導体基板に形成され、シリコン窒化膜で覆われた第1のゲートを有するトランジスタと、
前記半導体基板に形成され、シリコン酸化膜で覆われた第2のゲートを有するメモリセルと、
前記半導体基板の表層部において互いに離間して設けられた第1の導電型を有する第1のウェル及び第2のウェルと、
を含み、
前記メモリセルは、
前記第1のウェルと、前記第1のウェルの表面に絶縁膜を介して設けられたポリシリコン膜と、前記第1のウェルの表層部に設けられた前記第1の導電型を有する第1の拡散層及び前記第1の導電型とは異なる第2の導電型を有する第2の拡散層と、を含む第1のキャパシタと、
前記第2のウェルと、前記第2のウェルの表面に前記絶縁膜を介して設けられた前記ポリシリコン膜と、前記第2のウェルの表層部に設けられた前記第1の導電型を有する第3の拡散層及び前記第2の導電型を有する第4の拡散層と、を含み、前記第1のキャパシタに電気的に接続された第2のキャパシタを有する
半導体装置。 - 前記シリコン酸化膜の表面を覆うシリコン窒化膜を更に含む
請求項2に記載の半導体装置。 - 前記第1のゲートは、表面に合金層を有し、
前記第2のゲートは、表面に合金層を有さない
請求項2または請求項3に記載の半導体装置。 - 前記トランジスタは、前記メモリセルをプログラム状態または消去状態とする場合に前記第1のウェルまたは前記第2のウェルに印加される電圧を生成する電圧生成回路を構成する
請求項1から請求項4のいずれか1項に記載の半導体装置。 - 前記第1のキャパシタ及び前記第2のキャパシタが、共通のポリシリコン膜を含んで構成されている
請求項1から請求項5のいずれか1項に記載の半導体装置。 - 前記第1のキャパシタと前記第2のキャパシタは静電容量が互いに異なる
請求項1から請求項6のいずれか1項に記載の半導体装置。 - 半導体基板の表面に、トランジスタを構成する第1のゲート及びメモリセルを構成する第2のゲートを形成する工程と、
前記第1のゲート及び前記第2のゲートの表面を覆うシリコン窒化膜を形成する工程と、
前記シリコン窒化膜の前記第2のゲートの表面を覆う部分を選択的に除去する工程と、
を含み、
前記メモリセルを形成する工程は、
前記半導体基板の表層部に、第1の導電型を有する第1のウェル及び第2のウェルを互いに離間した位置に形成する工程と、
前記第1のウェルを含む第1のキャパシタを形成する工程と、
前記第2のウェルを含み、前記第1のキャパシタに電気的に接続された第2のキャパシタを形成する工程と、を含み、
前記第1のキャパシタを形成する工程は、
前記第1のウェルの表面に絶縁膜を介してポリシリコン膜を形成する工程と、
前記第1のウェルの表層部に前記第1の導電型を有する第1の拡散層及び前記第1の導電型とは異なる第2の導電型を有する第2の拡散層を形成する工程と、を含み、
前記第2のキャパシタを形成する工程は、
前記第2のウェルの表面に前記絶縁膜を介して前記ポリシリコン膜を形成する工程と、 前記第2のウェルの表層部に前記第1の導電型を有する第3の拡散層及び前記第2の導電型を有する第4の拡散層を形成する工程と、を含む
半導体装置の製造方法。 - 半導体基板の表面に、トランジスタを構成する第1のゲート及びメモリセルを構成する第2のゲートを形成する工程と、
前記第1のゲート及び前記第2のゲートの表面をシリコン酸化膜で覆う工程と、
前記シリコン酸化膜の前記第1のゲートの表面を覆う部分を選択的に除去する工程と、
前記シリコン酸化膜をマスクとして、前記第1のゲートの表面に選択的に合金層を形成する工程と、
前記シリコン酸化膜の前記第2のゲートの表面を覆う部分を残した状態で、前記第1のゲート及び前記第2のゲートを覆うシリコン窒化膜を形成する工程と、
を含み、
前記メモリセルを形成する工程は、
前記半導体基板の表層部に、第1の導電型を有する第1のウェル及び第2のウェルを互いに離間した位置に形成する工程と、
前記第1のウェルを含む第1のキャパシタを形成する工程と、
前記第2のウェルを含み、前記第1のキャパシタに電気的に接続された第2のキャパシタを形成する工程と、を含み、
前記第1のキャパシタを形成する工程は、
前記第1のウェルの表面に絶縁膜を介してポリシリコン膜を形成する工程と、
前記第1のウェルの表層部に前記第1の導電型を有する第1の拡散層及び前記第1の導電型とは異なる第2の導電型を有する第2の拡散層を形成する工程と、を含み、
前記第2のキャパシタを形成する工程は、
前記第2のウェルの表面に前記絶縁膜を介して前記ポリシリコン膜を形成する工程と、
前記第2のウェルの表層部に前記第1の導電型を有する第3の拡散層及び前記第2の導電型を有する第4の拡散層を形成する工程と、を含む
半導体装置の製造方法。 - 前記トランジスタは、前記メモリセルをプログラム状態または消去状態とする場合に前記第1のウェルまたは前記第2のウェルに印加される電圧を生成する電圧生成回路を構成する
請求項8または請求項9に記載の製造方法。
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JP2017185091A JP7007013B2 (ja) | 2017-09-26 | 2017-09-26 | 半導体装置及び半導体装置の製造方法 |
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JP2008218625A (ja) | 2007-03-02 | 2008-09-18 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2009016462A (ja) | 2007-07-03 | 2009-01-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
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