CN108933144B - 半导体器件和用于半导体器件的制造方法 - Google Patents

半导体器件和用于半导体器件的制造方法 Download PDF

Info

Publication number
CN108933144B
CN108933144B CN201810523453.0A CN201810523453A CN108933144B CN 108933144 B CN108933144 B CN 108933144B CN 201810523453 A CN201810523453 A CN 201810523453A CN 108933144 B CN108933144 B CN 108933144B
Authority
CN
China
Prior art keywords
gate electrode
film
fin
element isolation
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810523453.0A
Other languages
English (en)
Other versions
CN108933144A (zh
Inventor
津田是文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN108933144A publication Critical patent/CN108933144A/zh
Application granted granted Critical
Publication of CN108933144B publication Critical patent/CN108933144B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02269—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by thermal evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Light Receiving Elements (AREA)
  • Bipolar Transistors (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明涉及半导体器件和用于半导体器件的制造方法。本发明的半导体器件包括：元件隔离部分，其被布置在鳍之间并且其高度低于每个鳍的高度；存储栅极电极，其被放置在鳍和元件隔离部分之上，在存储栅极电极与鳍和元件隔离部分之间具有含电荷存储部分的存储栅极绝缘膜；以及控制栅极电极，其被布置成与存储栅极电极成直线。存储栅极电极下方的元件隔离部分的高度高于控制栅极电极下方的元件隔离部分的高度。通过如上所述使存储栅极电极下方的元件隔离部分的高度高于控制栅极电极下方的元件隔离部分的高度，电子注入和空穴注入之间的失配得到改善、重写操作速度加快、并且可靠性增强。

Description

半导体器件和用于半导体器件的制造方法
相关申请的交叉引用
包括说明书、附图和摘要在内的2017年5月26日提交的日本专利申请第2017-104342号的公开内容在此通过引用被整体并入。
技术领域
本发明涉及一种半导体器件及用于半导体器件的制造方法，并且适用于例如包括FIN结构的非易失性存储器的半导体器件。
背景技术
在使用硅的LSI(大规模集成电路)领域中，近年来，MISFET(金属绝缘体半导体场效应晶体管)的维度，它们中的一个部件——特别是栅极电极的栅极长度日益减小。MISFET的这种小型化已经按照缩放规则被推进。然而，随着器件的更新换代，各种问题本身都呈现了出来，并且已难以抑制MISFET中的短沟道效应并且同时保证电流驱动力。出于这个原因，针对替代现有技术中的平面型(平板型)MISFET的新型结构的器件已经在积极地寻求研究和开发。
FINFET是上述的新颖结构的器件之一，并且旨在通过利用FIN的侧面作为沟道来增强电流驱动力。
作为一种非易失性存储器，存在包括使用MONOS(金属氧化物氮化物氧化物半导体)膜的分离栅极型单元的存储器单元。该存储器单元由两个MISFET构成：具有控制栅极电极的控制晶体管和具有存储栅极电极的存储晶体管。通过将FIN结构应用于这些晶体管，还可以增强存储器的特性。
日本未审专利申请公开No.2006-41354(专利文献1)公开了一种技术，其中在分离栅极结构的非易失性半导体器件中，将存储栅极形成在凸起衬底之上，并且利用其侧面作为沟道。
[相关技术文献]
[专利文件]
[专利文献1]日本未审专利申请公开No.2006-41354
发明内容
本发明人涉及如上所述的具有非易失性存储器单元的这种半导体器件的研究和开发，并且正在考虑采用上述FIN结构来进一步增强存储器单元的特性。在研究和开发过程中，结果表明在非易失性存储器单元中采用FIN结构的结构和制造方法还有进一步改进的余地。
从本说明书和附图中的描述中，其他问题和新颖特征将是显而易见的。
以下是对本申请中所公开的那些实施例之中的代表性实施例的概述的简要描述：
作为本申请中所公开的实施例来描述的半导体器件包括：第一鳍、第二鳍以及被放置在这些鳍之间并且高度低于第一鳍和第二鳍的元件隔离部分。所述半导体器件还包括：放置在所述第一鳍、所述元件隔离部分和所述第二鳍之上的第一栅极电极，在其间具有含电荷存储部分的第一栅极绝缘膜；以及放置在所述第一鳍、所述元件隔离部分和所述第二鳍之上的第二栅极电极，在其间具有第二栅极绝缘膜并且与所述第一栅极电极成直线。所述第一栅极电极下方的所述元件隔离部分的高度高于所述第二栅极电极下方的所述元件隔离部分的高度。
作为本申请中所公开的实施例来描述的用于半导体器件的制造方法，包括以下步骤：(a)在第一鳍形成区域与第二鳍形成区域之间形成隔离沟槽；(b)在所述隔离沟槽中嵌入隔离绝缘膜以形成元件隔离部分；和(c)使所述元件隔离部分的表面凹陷。该制造方法还包括以下步骤：(d)形成具有电荷存储部分的第一绝缘膜，以及在所述第一绝缘膜之上形成并处理第一导电膜，以形成位于所述第一鳍、所述元件隔离部分和所述第二鳍上方并在与所述第一鳍相交的方向上延伸的第一导电膜。该制造方法还包括以下步骤：(e)形成第二绝缘膜并在所述第二绝缘膜之上形成并处理第二导电膜以形成位于所述第一鳍、所述元件隔离部分和所述第二鳍之上并在与所述第一鳍相交的方向上延伸的第二导电膜。在步骤(d)之后执行步骤(e)，并且在步骤(d)之后，所述第一导电膜下方的所述元件隔离部分的高度高于所述第二导电膜下方的所述元件隔离部分的高度。
根据本申请中所公开的代表性实施例中的半导体器件，可以增强半导体器件的特性。
根据本申请中所公开的代表性实施例中的用于半导体器件的制造方法，可以制造特性优异的半导体器件。
附图说明
图1是图示出第一实施例中的半导体器件的存储器单元的结构的透视图；
图2是图示出第一实施例中的半导体器件的存储器单元的配置的截面图；
图3是图示出第一实施例中的半导体器件的存储器单元的配置的平面图；
图4是图示出比较示例中的半导体器件的图；
图5是图示出第一实施例中的半导体器件的图；
图6是第一实施例中的半导体器件在形成过程中的截面图；
图7是第一实施例中的半导体器件在形成过程中的透视图；
图8是第一实施例中的半导体器件在形成过程中的截面图；
图9是第一实施例中的半导体器件在形成过程中的透视图；
图10是第一实施例中的半导体器件在形成过程中的截面图；
图11是第一实施例中的半导体器件在形成过程中的透视图；
图12是第一实施例中的半导体器件在形成过程中的截面图；
图13是第一实施例中的半导体器件在形成过程中的透视图；
图14是第一实施例中的半导体器件在形成过程中的透视图；
图15是第一实施例中的半导体器件在形成过程中的截面图；
图16是第一实施例中的半导体器件在形成过程中的透视图；
图17是第一实施例中的半导体器件在形成过程中的截面图；
图18是第一实施例中的半导体器件在形成过程中的截面图；
图19是第一实施例中的半导体器件在形成过程中的截面图；
图20是第一实施例中的半导体器件在形成过程中的截面图；
图21是第一实施例中的半导体器件在形成过程中的截面图；
图22是第一实施例中的半导体器件在形成过程中的截面图；
图23是第一实施例中的半导体器件在形成过程中的截面图；
图24是第一实施例中的半导体器件在形成过程中的截面图；
图25是第一实施例中的半导体器件在形成过程中的截面图；
图26是第一实施例中的半导体器件在形成过程中的截面图；
图27是第一实施例中的半导体器件在形成过程中的截面图；
图28是第一实施例中的半导体器件在形成过程中的截面图；
图29是第一实施例中的半导体器件在形成过程中的截面图；
图30是第一实施例中的半导体器件在形成过程中的截面图；
图31是第一实施例中的半导体器件在形成过程中的截面图；
图32是第二实施例中的半导体器件在形成过程中的截面图；
图33是第二实施例中的半导体器件在形成过程中的截面图；
图34是第二实施例中的半导体器件在形成过程中的截面图；
图35是第二实施例中的半导体器件在形成过程中的截面图；
图36是第二实施例中的半导体器件在形成过程中的截面图；
图37是第二实施例中的半导体器件在形成过程中的截面图；
图38是第三实施例中的半导体器件在形成过程中的截面图；
图39是第三实施例中的半导体器件在形成过程中的截面图；
图40是图示出第四实施例中的半导体器件的存储器单元的配置的截面图；和
图41是图示出第四实施例中的半导体器件的存储器单元的配置的截面图。
具体实施例
在每个实施例的以下描述中，为了方便起见，如果需要则将实施例分成多个部分或实施例。除非另有明确说明，否则这些部分和实施例彼此不相关，并且一个部分或实施例是对另一部分或实施例的部分或全部的修改或应用示例、详细描述或补充解释。在每个实施例的以下描述中，当提及元件的数目等(包括件数、数值、数量、范围等)时，除非另有明确说明或者该描述在原理上显然是限于特定数目，否则描述不限于该特定数目。少于或多于该特定数目的任何数目都是可接受的。
在每个实施例的以下描述中，除非另有明确说明或者在原理上显然认为是必不可少的，否则其每个构成元件(包括构成步骤等)并不总是必不可少的。类似地，当提及每个构成元件等的形状、位置关系等时，除非另有明确说明或者在原理上显然认为不是这样的，否则也包括与那个形状等基本近似或相似的那些形状等。上述数目等(包括件数、数值、数量、范围等)也是这种情况。
以下，将参照附图对实施例给出详细说明。在图示出以下实施例的所有附图中，具有相同功能的构件将被标记有相同或相关的附图标记，并且将省略其重复的描述。当存在多个类似的构件(部分)时，可以将符号附加到通用附图标记上以指示个体或特定部分。关于下面的实施例，原则上将不重复相同或类似项的描述，除非特别必要。
在结合以下实施例进行参考的附图中，为了使得附图更加清晰可见，可以省略阴影线——即使附图是截面图。即使是平面图也可以被阴影化，以使得附图更加清晰可见。
在下面的截面图和平面图中，每个部分的尺寸不对应于实际器件的尺寸，并且为了使得附图更易于理解，可以以相对较大的尺寸描绘特定部分。即使当截面图和平面图彼此对应时，为了使得附图更容易理解，可以以相对大的尺寸描绘特定部分。
第一实施例
(结构的解释)
以下，将参照附图来给出对该实施例中的半导体器件(非易失性存储器器件、半导体存储器件)的结构的说明。该实施例中的半导体器件包括分离栅极型存储器单元。即，该实施例中的存储器单元包括具有控制栅极电极CG的控制晶体管和耦合到控制晶体管并且具有存储栅极电极MG的存储晶体管。此处引用的晶体管也被称为MISFET。
<存储器单元的结构的解释>
图1是图示出该实施例中的半导体器件的存储器单元的配置的透视图。图2是图示出该实施例中的半导体器件的存储器单元的截面图，以及图3是存储器单元的平面图。图2中的左侧草图对应于沿着图3的线A-A截取的截面；中央草图对应于沿图3的线B-B截取的截面；而右侧草图对应于沿图3的C-C线截取的截面。B-B截面相当于存储栅极电极MG的形成区域，C-C截面相当于控制栅极电极CG的形成区域。
如图1到图3中所图示的，存储器单元(存储器元件、元件)由具有控制栅极电极CG的控制晶体管和具有存储栅极电极MG的存储晶体管构成。
具体地说，存储器单元包括：放置在半导体衬底SB(鳍F)上方的控制栅极电极CG；以及放置在半导体衬底SB(鳍F)上方并邻接控制栅极电极CG的存储栅极电极MG。例如，控制栅极电极CG和存储栅极电极MG分别由硅膜形成。
在该实施例中，将控制栅极电极CG和存储栅极电极MG放置于鳍F之上，在其间具有栅极绝缘膜(CGI、ONO)。鳍F由半导体衬底SB的上部构成。换句话说，半导体衬底SB具有不规则性，并且鳍F相当于半导体衬底SB的投影。如后所描述，鳍F的平面形状是具有一定宽度(在Y方向上的长度)的线(在X方向上具有长边的长方形)。(参考图3)
将控制栅极绝缘膜CGI放置在控制栅极电极CG和半导体衬底SB(鳍F)之间。该控制栅极绝缘膜CGI位于控制栅极电极CG与半导体衬底SB(鳍F)之间并且位于控制栅极电极CG与存储栅极电极MG之间。控制栅极绝缘膜CGI例如由氧化硅膜形成。
存储器单元还包括位于存储栅极电极MG和半导体衬底SB(鳍F)之间的绝缘膜ONO(11、12、13)。绝缘膜ONO例如由下层绝缘膜11、位于其上的中间层绝缘膜12和位于其上的上层绝缘膜13构成。中间层绝缘膜12用作电荷存储部分(陷阱膜)。下层绝缘膜11由例如氧化硅膜形成。中间层绝缘膜12例如由氮化硅膜形成。上层绝缘膜13例如由氮氧化硅膜形成。
存储器单元还包括形成在半导体衬底SB的鳍F中的漏极区域MD和源极区域MS。在存储栅极电极MG和控制栅极电极CG的合成图案的侧壁部分中形成由绝缘膜形成的侧壁(侧壁绝缘膜、侧壁间隔件)SW2。
漏极区域MD由n+型半导体区域SD和n-型半导体区域EX构成。n-型半导体区域EX通过自对准到控制栅极电极CG的侧壁而形成。n+型半导体区域SD通过自对准到控制栅极电极CG侧上的侧壁SW2的侧面而形成，并且比n-型半导体区域EX的结深度更深并且杂质浓度更高。
源极区域MS由n+型半导体区域SD和n-型半导体区域EX构成。N-型半导体区域EX通过自对准到存储栅极电极MG的间隔件SP的侧壁而形成。n+型半导体区域SD通过自对准到存储栅极电极MG侧上的侧壁SW2的侧面而形成，并且比n-型半导体区域EX的结深更深且杂质浓度更高。
如上所述由低浓度半导体区域和高浓度半导体区域构成的这样的源极区域(或漏极区域)被称为LDD(轻掺杂漏极)结构。
在本说明书中，在操作的基础上定义漏极区域MD和源极区域MS。在稍后描述的读出操作期间向其施加低电压的半导体区域将被统称为源极区域MS，并且在读出操作期间向其施加高电压的半导体区域将被统称为漏极区域MD。
在漏极区域MD(n+型半导体区域SD)和源极区域MS(n+型半导体区域SD)的上部中形成金属硅化物膜SIL。在存储栅极电极MG的上部中形成帽绝缘膜CP。在控制栅极电极CG的上部中形成侧壁SW1。帽绝缘膜CP和侧壁SW1例如由氮化硅膜形成。
在存储器单元之上形成层间绝缘膜IL1。该膜由例如氧化硅膜形成。在层间绝缘膜IL1中形成插塞P1，并且在插塞P1之上形成布线M1。
在图2的左侧草图中，仅描绘了一个存储器单元的一部分，但是多个存储器单元被放置在存储器区域中。例如，共享源极区域MS的存储器单元(未示出)被放置在图2中的左侧草图中所示出的存储器单元的左侧上，并且共享漏极区域MD的存储器单元(未示出)被放置在图2中的左侧草图中所示出的存储器单元的右侧上。如上所述，多个存储器单元在其间夹有源极区域MS或漏极区域MD的情况下基本对称地布置。(参考图1)
以下，将参照图3给出对存储器单元的平面布局的描述。如图3中所图示的，线性地提供在X方向上延伸的多个鳍F(有源区域)。在鳍F之间的区域是元件隔离部分ST。存储器单元的控制栅极电极CG和存储栅极电极MG在Y方向上延伸以与鳍F相交。换句话说，控制栅极电极CG被放置在鳍F与鳍F之间的元件隔离部分ST之上，其中在控制栅极电极CG和元件隔离部分ST之间具有控制栅极绝缘膜CGI，并且控制栅极电极CG在Y方向上延伸。存储栅极电极MG被放置在鳍F与鳍F之间的元件隔离部分ST之上，其中在存储栅极电极MG和元件隔离部分ST之间具有存储栅极绝缘膜ONO，并且存储栅极电极MG在Y方向上延伸。控制栅极电极CG和存储栅极电极MG彼此成直线地布置。
鳍F中的源极区域(MS，n+型半导体区域SD)和源极线经由插塞(接触插塞、结)P1而彼此耦合。例如，源极线在鳍F上方在Y方向上延伸，使得源极线与鳍F相交并将鳍F中的源极区域(MS，n+型半导体区域SD)耦合在一起。例如，源极线是第一层布线M1。鳍F中的漏极区域MD(n+型半导体区域SD)和漏极线经由插塞P1和插塞P2(未示出)而彼此耦合，其中插塞P2经由布线M1来与插塞P1耦合。漏极线在相应鳍F上方在X方向上布置，使得漏极线在X方向上彼此成直线地布置的漏极区域MD上方耦合插塞P1、P2(未示出)。例如，漏极线是第二层布线(M2)。如上所述，存储器单元在源极线和漏极线之间的相交处被布置成阵列。
(存储器操作)
将给出对存储器单元的基本操作的示例的描述。将给出对存储器单元的三个操作的描述：(1)读出、(2)擦除和(3)写入。但是，这些操作被不同地定义，特别是擦除操作和写入操作可以被定义为反向操作。
假定：施加到存储器单元(所选存储器单元)的存储栅极电极MG的电压是Vmg；施加到源极区域MS的电压是Vs；施加到控制栅极电极CG的电压是Vcg；施加到漏极区域MD的电压是Vd；施加到p型阱PW的电压为Vb。在该实施例中，将在作为存储器单元的绝缘膜ONO(11、12、13)的电荷存储部分的氮化硅膜(12)中注入电子定义为“写入”并且将注入空穴定义为“擦除”。稍后描述的Vdd例如是1.5V。
对于写入操作，可以使用所谓的SSI(源极侧注入)写入方案。例如，通过向执行写入的所选存储器单元的每个部分施加Vd＝0.5，Vcg＝1V，Vmg＝12V，Vs＝6V和Vb＝0V的电压、并将电子注入到所选存储器单元的氮化硅膜(12)中来执行写入。
此时，在两个栅极电极(存储栅极电极MG和控制栅极电极CG)之间的区域下方的沟道区域中(源极和漏极之间)产生热电子。热电子被注入到存储栅极电极MG下方的氮化硅膜(12)中。注入的热电子(电子)在氮化硅膜(12)中的陷阱能级处被俘获，并且作为结果，存储晶体管的阈值电压增加。即，存储晶体管被置于写入状态。
对于擦除操作，可以使用所谓的BTBT(带带隧穿)擦除方案。例如，将Vd＝0V，Vcg＝0V，Vmg＝-6V，Vs＝6V和Vb＝0V的电压施加到要执行擦除的所选存储器单元的每个部分，并且通过BTBT现象产生空穴以引起电场加速。由此将空穴注入到所选存储器单元的氮化硅膜(12)中以降低存储晶体管的阈值电压。即，存储晶体管被置于擦除状态。
对于读出操作，例如，将Vd＝Vdd，Vcg＝Vdd，Vmg＝0V，Vs＝0V和Vb＝0V的电压施加到要执行读出的所选存储器单元的每个部分。通过将在读出期间施加到存储栅极电极MG的电压Vmg设置为处于写入状态中的存储晶体管的阈值电压和处于擦除状态中的存储晶体管的阈值电压之间的值，可以将读出状态和写入状态彼此区分开。
在该实施例中，如图1和图2中所示，存储栅极电极MG下方的元件隔离部分ST的高度和控制栅极电极CG下方的元件隔离部分ST的高度彼此不同。存储栅极电极MG下方的元件隔离部分ST的高度比控制栅极电极CG下方的元件隔离部分ST的高度高。换句话说，控制栅极电极CG下方的元件隔离部分ST的表面(TOP)比存储栅极电极MG下方的元件隔离部分ST的表面低(凹陷)。换个方式说，存储栅极电极MG的每个鳍的表面(TOP)和控制栅极电极CG下方的每个鳍的表面处于基本上相同的水平。当将鳍的表面与元件隔离部分ST的表面之间的高度差作为鳍高度时，存储栅极电极MG下方的鳍高度FH1小于控制栅极电极CG下方的鳍高度FH2。
如上所述，通过使存储栅极电极MG下方的元件隔离部分ST的高度高于控制栅极电极CG下方的元件隔离部分ST的高度，电子注入和空穴注入之间的失配得到改善、重写操作速度加快、并且可靠性增强。
图4图示出了比较示例中的半导体器件，其中存储栅极电极MG下方的元件隔离部分ST的高度低于控制栅极电极CG下方的元件隔离部分ST的高度。图5图示出了该实施例中的半导体器件，其中存储栅极电极MG下方的元件隔离部分ST的高度高于控制栅极电极CG下方的元件隔离部分ST的高度。
在上述SSI写入方案中，当电子从控制栅极电极CG下方的沟道去向存储栅极电极MG下方的沟道时，电子被电场加速。结果，电子转变成热电子并被注入到氮化硅膜(12)中。出于这个原因，在图4中所示的比较示例中的半导体器件中，电子注入有效地发生在图4的线L上方，其中控制栅极电极CG下方的沟道和存储栅极电极MG下方的沟道彼此重叠。
同时，在上述BTBT擦除方案中，由存储栅极电极MG的源极区域MS侧上的强电场所产生的空穴被注入到氮化硅膜(12)中。出于这个原因，空穴注入发生在存储栅极电极MG的整个沟道中。
当存储栅极电极MG下方的元件隔离部分ST的高度低于控制栅极电极CG下方的元件隔离部分ST的高度时(在图4的情况下)，电子注入仅发生在鳍F的上部中，并且空穴注入发生在整个鳍F中。出于这个原因，写入和擦除之间发生失配。将给出对于从整个鳍F向氮化硅膜(12)注入的空穴的更具体的描述，鳍F的下部中的空穴不被从控制栅极电极CG下方的沟道注入的电子抵消并且不执行足够的擦除。因此，存储晶体管的阈值电压不能降低到期望值。此外，由于不能通过电子注入来有效地抵消鳍F的下部中的空穴，所以擦除(重写)需要一些时间。如上所述，由于电子注入和空穴注入之间的失配，存在重写操作速度减速并且可靠性降级的可能性。
同时，如在该实施例(图5)中那样，当存储栅极电极MG下方的元件隔离部分ST的高度比控制栅极电极CG下方的元件隔离部分ST的高度高时，其中注入空穴的区域被限制在鳍F的线L的上方，并且电子被注入到整个鳍F中。出于这个原因，鳍F的线L上方的空穴被从控制栅极电极CG下方的沟道注入的电子抵消，并且足够的擦除可以被执行。此外，由于在与鳍F的下部中的电子相对应的位置中没有作为电荷存储部分的氮化硅膜(12)，因此从控制栅极电极CG下方的沟道注入的电子不易于存储在氮化硅膜(12)中。根据该实施例，如上所述，写入和擦除之间的失配被改善、重写操作速度加快、并且可靠性增强。
(制造工艺的解释)
以下，将参照图6到图31给出对该实施例中的半导体器件的制造方法的描述。图6至图31是该实施例中的半导体器件在形成过程中的截面图或透视图。
<形成鳍的步骤>
将参照图6到图17给出形成鳍F的步骤的描述。首先，如图6中所示提供半导体衬底SB，并且在半导体衬底SB的主表面之上按此顺序形成绝缘膜IF1、绝缘膜IF2和半导体膜SI1。半导体衬底SB例如由具有大致为1Ωcm至10Ωcm的电阻率的p型单晶硅形成。绝缘膜IF1例如由氧化硅膜形成，并且可以使用热氧化或CVD(化学气相沉积)来形成。绝缘膜IF1的膜厚度大致为2nm至10nm。绝缘膜IF2例如由氮化硅膜形成，并且其膜厚度大致为20nm至100nm。绝缘膜IF2可以通过例如CVD来形成。半导体膜SI1例如由硅膜形成，并且通过例如CVD来形成。半导体膜SI1的膜厚度例如为20nm至200nm。
随后，如图7和图8中所示，使用光刻和蚀刻来处理半导体膜SI1。结果，在X方向上延伸的多个四棱柱形(矩形平行六面体形状)半导体膜SI1在Y方向上彼此成直线地形成在绝缘膜IF2之上。
随后，如图9和图10中所示，形成覆盖每个半导体膜SI1的侧壁的硬掩膜HM1。在此，例如，使用CVD在半导体衬底SB之上形成具有10nm至40nm的膜厚度的氧化硅膜，并且然后执行各向异性干法蚀刻。结果，半导体膜SI1和绝缘膜IF2的相应上表面被露出以形成由留在半导体膜SI1的侧壁上的氧化硅膜构成的硬掩膜HM1。硬掩膜HM1不完全掩埋相邻半导体膜SI1之间的区域。如稍后所描述的，硬掩膜HM1起到用于在其正下方形成鳍的掩膜的作用。
随后，如图11和图12中所示，使用湿法蚀刻去除半导体膜SI1。结果，可以形成在平面中看是基本上矩形形状的环形硬掩膜HM1。更具体地，每个硬掩膜HM1包括：在X方向上延伸的第一部分；与第一部分耦合并在Y方向上延伸的第二部分；与第二部分耦合并在X方向上延伸的第三部分；以及与第三部分耦合并在Y方向上延伸的第四部分。第四部分与第一部分耦合。在此之后，可以执行湿法蚀刻以部分地去除每个硬掩膜HM1的表面。这使得可以减小每个硬掩膜HM1的宽度(例如，在Y方向上的长度)。
随后，如图13中所示，形成光致抗蚀剂膜PR2，其覆盖在X方向上延伸的每个硬掩膜HM1的一部分并且露出在Y方向上延伸的每个硬掩膜的一部分。
随后，如图14和图15中所示，使用光致抗蚀剂膜PR2作为掩膜进行蚀刻以去除在Y方向上延伸的每个硬掩膜HM1的一部分，并且在此之后去除光致抗蚀剂膜PR2。结果，仅X方向上延伸的每个硬掩膜HM1的一部分保留。也就是说，在X方向上延伸的多个四棱柱形硬掩膜HM1在Y方向上彼此成直线地被布置在绝缘膜IF2之上。
随后，如图16和图17中所示，使用硬掩膜HM1作为掩膜来在绝缘膜IF2、IF1和半导体衬底SB上执行各向异性干法蚀刻。这使得可以在硬掩膜HM1的正下方形成加工成四棱柱形的鳍F。在此，通过使半导体衬底SB的主表面沉入到从硬掩膜HM1露出出的区域100nm至250nm，可以形成隔离沟槽，并且可以形成离半导体衬底SB的主表面高度为100nm至250nm的鳍F。
<形成元件隔离部分的步骤之后的步骤>
将参照图18至图31给出对在形成元件隔离部分ST的步骤之后的步骤的描述。图18图示出了作为通过蚀刻等去除图17中所示的硬掩膜HM1的结果而在鳍F之上保留绝缘膜IF1和IF2。如图18中所示，每个鳍F的侧面可以是锥形的。由氧化硅膜等形成的绝缘膜沉积在图18中所示的半导体衬底SB之上，使得鳍、鳍F、绝缘膜IF1、IF2之间的槽G(隔离沟槽)被完全掩埋，如图19中所示。随后，通过CMP(化学机械抛光)来抛光该绝缘膜以露出绝缘膜IF2的上表面。另外，在图17中所示的硬掩膜HM1未被去除的情况下，通过抛光来消除硬掩膜HM1。
随后，如图20中所示，去除绝缘膜IF1和IF2。随后，使用离子注入来将杂质引入到半导体衬底SB的主表面中以形成p型阱PW。p型阱PW通过注入p型杂质(例如B(硼))而形成。将p型阱PW形成在每个鳍F的整个中以及每个鳍F下方的半导体衬底SB的一部分中。可以将N型杂质离子注入到图中未示出的区域中以形成n型阱。随后，使鳍F之间的绝缘膜的上表面经受蚀刻以使元件隔离部分ST的上表面凹陷(降低)。作为结果，每个鳍F的上表面和侧面的一部分被露出。此时，每个鳍F的高度为FH1。每个鳍F的高度相当于鳍F的上表面和每个元件隔离部分ST之间的高度差。每个鳍F的高度FH1例如大致为30nm至80nm。
随后，如图21中所示形成绝缘膜ONO(11、12、13)。首先，例如，在鳍F和元件隔离部分ST之上形成氧化硅膜作为下层绝缘膜11。该氧化硅膜通过例如热氧化而被形成有大致4nm的膜厚度。氧化硅膜可以使用CVD等来形成。随后，例如，通过CVD等在下层绝缘膜11之上以大致7nm的膜厚度沉积氮化硅膜作为中间层绝缘膜12。该中间层绝缘膜12用作存储器单元的电荷存储部分。随后，例如，通过CVD等在中间层绝缘膜12之上沉积膜厚度大致9nm的氧化硅膜作为上层绝缘膜13。
随后，在绝缘膜ONO(11、12、13)之上形成将成为存储栅极电极MG的导电膜。例如，使用CVD等在绝缘膜ONO(11、12、13)之上沉积大致40nm至150nm的多晶硅膜PS1作为导电膜。随后，通过CMP来执行抛光以平坦化多晶硅膜PS1的上表面。平坦化后的多晶硅膜PS1的上表面与每个鳍F的上表面之间的高度差大致为40nm至60nm。随后，在多晶硅膜PS1之上形成帽绝缘膜CP。例如，使用CVD等在多晶硅膜PS1之上形成大致80nm的氮化硅膜。
随后，使用光刻和干法蚀刻对绝缘膜ONO(11、12、13)和多晶硅膜PS1的层叠膜进行图案化，以形成存储栅极电极MG，如图22中所示。在绝缘膜ONO的该示例中，使下层绝缘膜(氧化硅膜)11用作蚀刻停止膜，并且在蚀刻期间被层状地留下。出于这个原因，下层绝缘膜(氧化硅膜)11保留在C-C截面(控制栅极电极CG形成区域)中的每个鳍F的表面上。
随后，通过蚀刻去除在C-C截面(控制栅极电极CG形成区域)中的每个鳍F的表面上保留的下层绝缘膜(氧化硅膜)11，如图23中所示。对于这种蚀刻，可以使用干法蚀刻或湿法蚀刻。在下层绝缘膜(氧化硅膜)11的该蚀刻期间，鳍之间的元件隔离部分ST的上表面被凹陷。尤其来讲，当下层绝缘膜(氧化硅膜)11是致密的热氧化膜并且元件隔离部分(氧化硅膜)ST由CVD膜构成时，每个元件隔离部分ST的上表面被凹陷，被凹陷的量不小于下层绝缘膜(氧化硅膜)11的膜厚度。当对下层绝缘膜(氧化硅膜)11进行蚀刻时，执行过蚀刻。这种过蚀刻例如是相当于下层绝缘膜(氧化硅膜)11的膜厚度的30％的膜厚度的蚀刻时间。每个元件隔离部分ST的上表面通过该过蚀刻也被凹陷。
如上所述，在C-C截面(控制栅极电极CG形成区域)中，保留在每个鳍F的表面上的下层绝缘膜(氧化硅膜)11被蚀刻。结果，C-C截面(控制栅极电极CG形成区域)中的每个元件隔离部分ST的上表面低于B-B截面(存储栅极电极MG形成区域)中的每个元件隔离部分ST的上表面。这些高度差为D1；存储栅极电极MG形成区域中的每个鳍F的高度为FH1；并且控制栅极电极CG形成区域中的每个鳍F的高度为FH2(FH2>FH1)。当高度FH1位于高度FH2中时，上述电子注入和空穴注入之间的失配得到改善。
在此，所期望的是，上述高度差D1应该不小于5nm且不大于10nm。当高度差D1不小于5nm时，可以充分确保改善上述写入和擦除之间的失配的效果。如果执行过蚀刻，其中上述高度差D1超过10nm，则可能会在位于存储栅极电极MG下方的绝缘膜ONO(11、12、13)中发生侧蚀刻。特别是在湿法蚀刻中，易于发生侧蚀刻。出于这个原因，所期望的是，上述高度差D1应该不大于10nm。
随后，如图24中所示，在半导体衬底SB之上形成绝缘膜15。该绝缘膜15用作控制栅极绝缘膜CGI。例如，通过CVD等在半导体衬底SB之上形成大致4nm的氧化硅膜作为绝缘膜15。随后，通过CVD等在绝缘膜15之上形成用于间隔件SP形成的绝缘膜(例如，大致4nm的氮化硅膜等)，并且然后通过各向异性干法蚀刻来回蚀该用于间隔件SP形成的绝缘膜。结果，在存储栅极电极MG的侧壁之上形成间隔件(侧壁绝缘膜)SP，在其间具有绝缘膜15。间隔件SP的这种形成可以被省略。
随后，如图25中所示，在绝缘膜15和间隔件SP之上形成用于控制栅极电极CG的多晶硅膜(导电膜)PS2。例如，使用CVD等在绝缘膜15之上形成大致150nm至300nm的多晶硅膜PS2。随后，通过CMP来执行抛光以平坦化多晶硅膜PS2的上表面。
随后，对多晶硅膜PS2的上表面进行蚀刻以使多晶硅膜PS2的上表面凹陷(降低)，如图26中所示。作为结果，在存储栅极电极MG的上表面之上露出绝缘膜15和间隔件SP的上部。保留的多晶硅膜PS2的上表面位于比存储栅极电极MG的上表面高且比帽绝缘膜CP的上表面低的位置中。在绝缘膜15的上表面和多晶硅膜PS2的上表面之间存在高度差，并且间隔件SP在那里被露出。
随后，如图27中所示，使用CVD等在绝缘膜15和多晶硅膜PS2之上形成用于侧壁SW1形成的绝缘膜IF3(例如，大致50nm的氮化硅膜等)并对其进行回蚀刻。在该回蚀刻步骤处，绝缘膜IF3通过各向异性干法蚀刻从其表面去除相当于预定膜厚度的量。作为该步骤的结果，可以在间隔件SP的上部处的侧壁部分中留下类似侧壁的绝缘膜IF3以制作侧壁SW1(图28)。
随后，使用侧壁SW1作为掩膜对位于下层中的多晶硅膜PS2进行蚀刻，以形成控制栅极电极CG，如图29中所示。多晶硅膜PS2保留在存储栅极电极MG的两侧上。当一侧(图29中的右侧)上的多晶硅膜用作控制栅极电极CG时，使用光刻和干法蚀刻去除另一侧上的多晶硅膜PS2。
随后，形成源极区域MS和漏极区域MD。例如，使用存储栅极电极MG之上的绝缘膜15、侧壁SW1和在控制栅极电极CG之上的间隔件SP作为掩膜，将诸如砷(As)或磷(P)之类的n型杂质注入到半导体衬底SB(鳍F)中以形成n-型半导体区域EX。此时，n-型半导体区域EX通过自对准到存储栅极电极MG的侧壁的间隔件SP而形成。此外，n-型半导体区域EX通过自对准到控制栅极电极CG的侧壁而形成。
随后，如图30中所示，在存储栅极电极MG和控制栅极电极CG的侧壁部分处形成侧壁SW2。例如，使用CVD等在绝缘膜15和侧壁SW1之上形成具有大致40nm的膜厚度的氮化硅膜。通过各向异性干法蚀刻将该氮化硅膜从其表面去除相当于预定膜厚度的量，以形成侧壁SW2。随后，对绝缘膜15进行蚀刻直到露出出帽绝缘膜CP。此时，可以对n-型半导体区域EX之上的绝缘膜15或侧壁SW2的上部进行蚀刻。
随后，使用存储栅极电极MG之上的帽绝缘膜CP、控制栅极电极CG之上的侧壁SW1和侧壁SW2作为掩膜，将砷(As)或磷(P)之类的n型杂质注入到半导体衬底SB(鳍F)中。由此形成n+型半导体区域SD。此时，n+型半导体区域SD通过自对准到侧壁SW2而形成。该n+型半导体区域SD与n-型半导体区域EX相比，杂质浓度更高并且结深度更深。作为该步骤的结果，形成由n-型半导体区域EX和n+型半导体区域SD构成的源极区域MS和漏极区域MD。
n+型半导体区域SD可以通过在n+型半导体区域SD形成区域中的鳍F之上形成包含n型杂质的外延层来形成。在此之后，执行热处理以将诸如n型杂质之类的迄今为止注入的杂质激活至n-型半导体区域EX和n+型半导体区域SD。
随后，使用自对准硅化物技术在源极区域MS和漏极区域MD之上形成金属硅化物膜SIL。
例如，在包括源极区域MS和漏极区域MD之上的区域的半导体衬底SB(鳍F)上形成金属膜(未示出)，并对半导体衬底SB(鳍F)进行热处理。由此致使源极区域MS和漏极区域MD与金属膜反应。结果，形成金属硅化物膜SIL。上述金属膜由镍(Ni)、镍铂(Pt)合金等构成，并且可以使用溅射等来形成。在此之后，去除未反应的金属膜。由于该金属硅化物膜SIL，可以降低扩散电阻、接触电阻等。也可以在存储栅极电极MG和控制栅极电极CG之上形成金属硅化物膜。
随后，使用CVD等在控制栅极电极CG、存储栅极电极MG等上方沉积氧化硅膜作为层间绝缘膜IL1，如图31中所示。随后，在氧化硅膜中形成插塞P1，并且在插塞P1之上形成布线M1。插塞P1例如可以通过在层间绝缘膜IL1中的接触孔中埋下导电膜而形成。例如，可以通过图案化在层间绝缘膜IL1之上形成的导电膜来形成布线M1。在此之后，可以重复形成层间绝缘膜、插塞和布线的步骤。
该实施例中的半导体器件可以通过上述步骤来形成。
第二实施例
在第一实施例中的半导体器件中，控制栅极电极CG由多晶硅膜PS2形成，但控制栅极电极CG可以由金属电极膜形成。其中栅极电极由金属电极膜形成并且栅极绝缘膜由高-k绝缘膜形成的晶体管被称为高k/金属配置应用晶体管。高k绝缘膜的示例是相对介电常数比氮化硅膜更高的高介电常数膜(高介电膜)。
图32至图37是该实施例中的半导体器件在形成过程中的截面图。将参考图37给出对该实施例中的半导体器件的配置的描述。图37是图示出图32至图37之中的最后步骤的截面图。与第一实施例中的那些相对应的部分将用相同的附图标记来标注，并且将省略其描述。
(结构的解释)
在该实施例(图37)中的半导体器件中，存储器单元也包括具有控制栅极电极CG的控制晶体管和具有存储栅极电极MG的存储晶体管。在存储栅极电极MG和控制栅极电极CG的合成图案的侧壁部分中形成由绝缘膜形成的侧壁SW2。
具体地说，存储器单元包括：放置在半导体衬底SB(鳍F)上方的控制栅极电极CG；以及放置在半导体衬底SB(鳍F)上方并邻接控制栅极电极CG的存储栅极电极MG。在此，例如，存储栅极电极MG由硅膜形成，并且控制栅极电极CG由金属电极膜形成。对于金属电极膜，例如可以使用在其之上提供的Al膜和TiAl膜的层压膜，并且除此之外，还可以使用Al膜、W膜等。
将控制栅极绝缘膜CGI放置在控制栅极电极CG和半导体衬底SB(鳍F)之间。还将该控制栅绝缘膜CGI放置在控制栅极电极CG和存储栅极电极MG之间以及放置在控制栅极电极CG和侧壁SW2之间。控制栅极绝缘膜CGI由高k绝缘膜形成。对于高k绝缘膜，例如可以使用氧化铪膜、氧化铝膜等。
存储器单元还包括位于存储栅极电极MG和半导体衬底SB(鳍F)之间的绝缘膜ONO(11、12、13)。绝缘膜ONO例如由下层绝缘膜11、位于下层绝缘膜11之上的中间层绝缘膜12和位于中间层绝缘膜12之上的上层绝缘膜13构成。中间层绝缘膜12用作电荷存储部分。下层绝缘膜11由例如氧化硅膜形成。中间层绝缘膜12例如由氮化硅膜形成。上层绝缘膜13例如由氮氧化硅膜形成。
存储器单元还包括形成在半导体衬底SB的鳍F中的漏极区域MD和源极区域MS。
在源极区域MS(n+型半导体区域SD)和漏极区域MD(n+型半导体区域SD)的上部中形成金属硅化物膜SIL。在存储栅极电极MG的上部中形成金属硅化物膜SIL。
虽然在图37中未示出，但是在控制栅极电极CG和存储栅极电极MG上方形成层间绝缘膜。该膜例如由氧化硅膜形成。在层间绝缘膜中形成插塞并在插塞之上形成布线。
存储器单元的基本操作与结合第一实施例所描述的(1)读出、(2)擦除和(3)写入操作相同。
而且在该实施例中，如图37中所示，存储栅极电极MG下方的元件隔离部分ST的高度和控制栅极电极CG下方的元件隔离部分ST的高度彼此不同。存储栅极电极MG下方的元件隔离部分ST的高度高于控制栅极电极CG下方的元件隔离部分ST的高度。
如结合第一实施例所描述的那样，如上所述通过使在存储栅极电极MG下方的元件隔离部分ST的高度高于在控制栅极电极CG下方的元件隔离部分ST的高度，电子注入和空穴注入之间的失配得到改善、重写操作速度加快，并且可靠性增强。
(制造工艺的解释)
以下，将参照图32至图37给出对针对该实施例中的半导体器件的制造方法的描述。
首先，如结合第一实施例参照图6至图17所描述的那样形成鳍F。
随后，如结合第一实施例参照图18至图29所描述的那样，形成元件隔离部分ST(图20)；形成绝缘膜ONO(11、12、13)、存储栅极电极MG以及帽绝缘膜CP(图22)；并且进一步，在控制栅极电极CG形成区域中使鳍之间的每个元件隔离部分ST的上表面凹陷(图23)。随后，形成绝缘膜15；形成间隔件(侧壁绝缘膜)SP；并且然后形成多晶硅膜(导电膜)PS2。在该实施例中，多晶硅膜PS2是用于利用控制栅极电极替换的膜(也称为伪栅极)，并且绝缘膜15是用于利用控制栅极绝缘膜替换的膜。随后，使多晶硅膜PS2的上表面经受蚀刻以使多晶硅膜PS2的上表面凹陷(降低)，并且将侧壁SW1形成在多晶硅膜PS2之上的间隔件SP的上部中的侧壁部分中(图28)。随后，使用侧壁SW1作为掩膜来蚀刻位于下层中的多晶硅膜PS2，以形成控制栅极电极CG。随后，形成n-型半导体区域EX(图29、图32)。
随后，如图33中所示，在存储栅极电极MG和控制栅极电极CG的侧壁部分中形成侧壁SW2。例如，使用CVD等在绝缘膜15和侧壁SW1之上沉积具有大致40nm膜厚度的氮化硅膜。通过各向异性干法蚀刻将该氮化硅膜从其表面去除相当于预定膜厚度的量，以形成侧壁SW2。随后，如在第一实施例中那样，形成n+型半导体区域SD，并且然后形成金属硅化物膜SIL。
随后，使用CVD等在控制栅极电极CG、存储栅极电极MG等之上沉积氧化硅膜作为层间绝缘膜IL1，如图34中所示。随后，通过CMP将绝缘膜15和位于其下方的层平坦化，直到作为用于利用控制栅极电极替换的膜的多晶硅膜PS2被露出。此时，可以将侧壁SW2的上部平坦化。
随后，如图35中所示，通过蚀刻去除露出的多晶硅膜PS2，并进一步蚀刻位于多晶硅膜PS2下方的绝缘膜15。对于该蚀刻，可以使用干法蚀刻或湿法蚀刻。作为结果，在p型阱PW之上，在多晶硅膜PS2和位于其下方的绝缘膜15已被去除的区域中形成沟槽。
在此，通过对绝缘膜15进行过蚀刻，可以在C-C截面(控制栅极电极CG形成区域)中使鳍F之间的每个元件隔离部分ST的上表面进一步凹陷。将该步骤中的凹陷量设置为D2。
作为结果，控制栅极电极CG形成区域中的元件隔离部分ST的上表面与存储栅极电极MG形成区域中的元件隔离部分ST的上表面之间的高度差可以从“D1”增加到“D1+D2”。在此，存储栅极电极MG形成区域中的每个鳍F的高度是FH1，并且控制栅极电极CG形成区域中的每个鳍F的高度是FH3(FH3>FH1)。在该阶段中，高度差(D1+D2)可以不小于5nm且不大于10nm，但可以不小于10nm。在该实施例中，绝缘膜ONO(11、12、13)和存储栅极电极MG的侧面被绝缘膜15和间隔件SP覆盖；因此，在绝缘膜ONO(11、12、13)中不易发生侧蚀刻。出于这个原因，可以在每个元件隔离部分ST的上表面中确保大的凹陷量。
在该实施例中，如上所述，通过蚀刻绝缘膜ONO中的下层绝缘膜(氧化硅膜)11并且蚀刻作为利用控制栅极绝缘膜替换的膜的绝缘膜15的步骤，可以在C-C截面(控制栅极电极CG形成区域)中使鳍F之间的每个元件隔离部分ST的上表面凹陷。
随后，如图36中所示，在上述沟槽中形成控制栅极绝缘膜CGI和控制栅极电极CG。首先，在包括每个沟槽的内部的半导体衬底SB上依次形成高介电常数膜和金属膜，以便将高介电常数膜和金属膜的层压膜掩埋在沟槽中。随后，使用CMP等去除沟槽的上部中的多余层压膜。此时，存储栅极电极MG之上的帽绝缘膜CP也被去除，以露出存储栅极电极MG的上表面。作为结果，在上述沟槽中形成由高电容率膜构成的控制栅极绝缘膜CGI和由金属膜构成的控制栅极电极CG。
随后，使用自对准硅化技术在露出的存储栅极电极MG之上形成金属硅化物膜SIL，如图37中所示。
在此之后，虽然省略了图示，但如第一实施例中那样形成层间绝缘膜、插塞、布线等。
该实施例中的半导体器件可以通过上述步骤来形成。
第三实施例
在第一实施例中，考虑到存储栅极电极MG下方的绝缘膜ONO(11、12、13)中的侧蚀刻，将控制栅极电极CG形成区域中的元件隔离部分ST的上表面与存储栅极电极MG形成区域中的元件隔离部分ST的上表面之间的高度差控制为10nm或更低。同时，在该实施例中，在绝缘膜ONO的侧面上提供侧壁SW10，以确保每个元件隔离部分ST的上表面中的大的凹陷量(上述高度差)。
图38和图39是该实施例中的半导体器件在形成过程中的截面图。
首先，如结合第一实施例参照图21至图23所描述的那样，在C-C截面(控制栅极电极CG形成区域)中形成存储栅极电极MG。在进行此过程时，通过蚀刻去除绝缘膜ONO(11、12、13)，并进一步使每个元件隔离部分ST的上表面凹陷。此时，控制栅极电极CG形成区域中的元件隔离部分ST的上表面与存储栅极电极MG形成区域中的元件隔离部分ST的上表面之间的高度差，即凹陷量，为D1。
随后，如图38中所示，使用CVD等在半导体衬底SB之上形成用于侧壁SW10形成的绝缘膜(例如，大致2nm的氮化硅膜等)，并且通过各向异性干法蚀刻来回蚀刻绝缘膜。结果，绝缘膜ONO(11、12、13)和存储栅极电极MG的侧面被侧壁SW10覆盖。在此之后，在C-C截面(控制栅极电极CG形成区域)中，使鳍F之间的每个元件隔离部分ST的上表面进一步凹陷。将此步骤中的凹陷量设置为D3。根据该实施例，可以在每个元件隔离部分ST的上表面中确保大的凹陷量。
在此之后，可以如第一实施例(图39)中那样形成该实施例中的半导体器件。
第四实施例
在第一至第三实施例的描述中，控制栅极电极CG下方的元件隔离部分ST的上表面和存储栅极电极MG下方的元件隔离部分ST的上表面是均匀且平坦的，但是，每个区域的上表面可能具有不规则的地方。
图40和图41是图示出该实施例中的半导体器件的存储器单元的配置的截面图。图40示出了控制栅极电极CG的附近，图41示出了存储栅极电极MG的附近。
如图40中所示，鳍F两侧的元件隔离部分ST在鳍F的附近沿着鳍F而缓缓上升。每个元件隔离部分的高度随着它远离鳍F而降低。因此，在控制栅极电极CG下方的元件隔离部分ST中，鳍F之间的大致中心区域的高度最低，并且随着元件隔离部分更靠近鳍F，元件隔离部分的高度增加。在此，将鳍F之间的大致中央区域中的元件隔离部分ST的高度作为STI-BOTTOM(STI底部)，并且将鳍F的侧面上的绝缘膜的膜厚度开始增加的位置作为STI-TOP(STI顶部)。即，在鳍F的侧面上绝缘膜15和元件隔离膜(ST)的合成膜(合成部分)的膜厚度开始增加的部分是STI-TOP。
如图41中所示，鳍F两侧上的元件隔离部分ST在鳍F的附近沿着鳍F而缓缓上升。每个元件隔离部分的高度随着远离鳍F而降低。因此，在存储栅极电极MG下方的隔离部分ST中，鳍F之间的大致中心区域的高度最低，并且随着元件隔离部分更靠近鳍F，元件隔离部分的高度增加。这里，将元件隔离部分ST在鳍F之间的大致中央的区域中的高度作为STI-BOTTOM，并且将鳍F的侧面上的绝缘膜的膜厚度开始增加的位置作为STI-TOP。即，在鳍F的侧面上绝缘膜ONO和元件隔离膜(ST)的合成膜(合成部分)的膜厚度开始增加的部分是STI-TOP。
在此，可以将存储栅极电极MG下方的元件隔离部分ST的高度和控制栅极电极CG下方的元件隔离部分ST的高度设置为上述STI-TOP。当存储栅极电极MG至少相对于上述STI-TOP在高度上为高时，参考图4和图5描述的电子注入和空穴注入之间的失配可以得到改善。
不用多说，可以将存储栅极电极MG下方的元件隔离部分ST的高度和控制栅极电极CG下方的元件隔离部分ST的高度设置为STI-BOTTOM的高度或者通过对不规则性进行平均来获得。当对控制栅极电极CG下方的元件隔离部分ST进行蚀刻时，这些高度基本上被均匀地凹陷并且可以用作基础。
到此为止，基于本发明的实施例已经具体地描述了由本发明人所做出的发明。然而，不用多说，本发明不限于上述实施例，并且可以在不脱离其主题的情况下进行各种修改。
将采取一些示例。在上述实施例的描述中，采取BTBT擦除方案作为示例。即使当使用所谓的FN擦除方案时，根据上述实施例的配置，也可以改善电子注入和空穴注入之间的失配。
基于上述实施例描述的半导体器件还可以包括除存储器单元之外的其他元件。例如，可以提供FINFET。FINFET包括：跨鳍延伸的栅极电极；放置在所述鳍和所述栅极电极之间的栅极绝缘膜；以及在栅极电极两侧上的鳍中形成的源极区域和漏极区域。构成FINFET的栅极电极、栅极绝缘膜或源极和漏极区域可以通过与结合上述实施例描述的存储器单元的每个组成部分相同的步骤使用与它们相同的材料来形成。

Claims (20)

1.一种半导体器件，包括：
第一鳍，以长方体形状在第一方向上延伸；
第二鳍，以长方体形状在所述第一方向上延伸并且被放置在距所述第一鳍一定距离处；
元件隔离部分，被放置在所述第一鳍和所述第二鳍之间，并且所述元件隔离部分的高度低于所述第一鳍和所述第二鳍中的每个鳍的高度；
存储栅极电极，被放置在所述第一鳍、所述元件隔离部分和所述第二鳍之上，在所述存储栅极电极与所述第一鳍、所述元件隔离部分和所述第二鳍之间具有含电荷存储部分的第一栅极绝缘膜，并且所述存储栅极电极在与所述第一方向相交的第二方向上延伸；和
控制栅极电极，被放置在所述第一鳍、所述元件隔离部分和所述第二鳍之上，在所述控制栅极电极与所述第一鳍、所述元件隔离部分和所述第二鳍之间具有第二栅极绝缘膜，所述控制栅极电极在所述第二方向上延伸并且被布置成与所述存储栅极电极平行，
其中所述存储栅极电极下方的所述元件隔离部分的高度高于所述控制栅极电极下方的所述元件隔离部分的高度。
2.根据权利要求1所述的半导体器件，
其中所述第一栅极绝缘膜包括：形成在所述第一鳍之上的第一膜，形成在所述第一膜之上的作为所述电荷存储部分的第二膜，以及形成在所述第二膜之上的第三膜。
3.根据权利要求2所述的半导体器件，
其中所述存储栅极电极下方的所述元件隔离部分的高度与所述控制栅极电极下方的所述元件隔离部分的高度之间的差不小于5nm且不大于10nm。
4.根据权利要求2所述的半导体器件，
其中所述存储栅极电极和所述控制栅极电极由硅形成。
5.根据权利要求4所述的半导体器件，
其中所述第一膜是热氧化膜并且所述元件隔离部分由CVD膜构成。
6.根据权利要求2所述的半导体器件，
其中所述控制栅极电极由金属膜构成，并且所述第二栅极绝缘膜由介电常数高于氮化硅的电介质构成。
7.根据权利要求2所述的半导体器件，
其中所述存储栅极电极下方的所述元件隔离部分的高度对应于所述第一膜和所述元件隔离部分的第一合成部分中的、其中所述第一合成部分的膜厚度开始增加的部分的高度，以及
其中所述控制栅极电极下方的所述元件隔离部分的高度对应于所述第二栅极绝缘膜和所述元件隔离部分的第二合成部分中的、其中所述第二合成部分的膜厚度开始增加的部分的高度。
8.一种用于半导体器件的制造方法，包括：
(a)在半导体衬底中形成隔离沟槽，所述半导体衬底具有在第一方向上延伸的第一鳍形成区域和布置在与所述第一鳍形成区域相距一定距离处并在所述第一方向上延伸的第二鳍形成区域，所述隔离沟槽位于所述第一鳍形成区域和所述第二鳍形成区域之间并且进一步形成第一鳍和第二鳍；
(b)在所述隔离沟槽中掩埋隔离绝缘膜以形成元件隔离部分；
(c)使所述元件隔离部分的表面凹陷；
(d)在所述半导体衬底之上形成具有电荷存储部分的第一绝缘膜，并且在所述第一绝缘膜之上形成第一导电膜并处理所述第一导电膜，以在所述第一鳍、所述元件隔离部分和所述第二鳍上方形成存储栅极电极，所述存储栅极电极在与所述第一方向相交的第二方向上延伸；以及
(e)在所述半导体衬底之上形成第二绝缘膜，并且在所述第二绝缘膜之上形成第二导电膜并处理所述第二导电膜，以在所述第一鳍、所述元件隔离部分和所述第二鳍上方形成控制栅极电极，所述控制栅极电极在所述第二方向上延伸，
其中(e)在(d)之后执行，并且
其中在(d)之后，所述存储栅极电极下方的所述元件隔离部分的高度高于在(e)中所述控制栅极电极形成于其上方的形成区域中的所述元件隔离部分的高度。
9.根据权利要求8所述的用于半导体器件的制造方法，
其中(d)包括：
(d1)在用于所述存储栅极电极的形成区域和用于所述控制栅极电极的所述形成区域之上形成所述第一绝缘膜和所述第一导电膜；以及
(d2)去除在所述用于所述控制栅极电极的所述形成区域中的所述第一绝缘膜和所述第一导电膜，留下在所述用于所述存储栅极电极的形成区域中的所述第一绝缘膜和所述第一导电膜，并且
其中在(d2)中，使在所述用于所述控制栅极电极的形成区中露出的所述元件隔离部分的表面凹陷。
10.根据权利要求8所述的用于半导体器件的制造方法，
其中(d)包括：
在所述第一鳍之上，形成所述第一绝缘膜的第一膜，
在所述第一膜之上，形成所述第一绝缘膜的将成为电荷存储部分的第二膜，以及
在所述第二膜之上，形成所述第一绝缘膜的第三膜。
11.根据权利要求8所述的用于半导体器件的制造方法，
其中在(d)之后，所述存储栅极电极下方的所述元件隔离部分的高度与所述控制栅极电极下方的所述元件隔离部分的高度之间的差不小于5nm且不大于10nm。
12.根据权利要求10所述的用于半导体器件的制造方法，
其中所述存储栅极电极和所述控制栅极电极由硅构成。
13.根据权利要求12所述的用于半导体器件的制造方法，
其中(d)处的所述第一膜通过热氧化形成，
其中(b)处的所述隔离绝缘膜通过CVD形成。
14.根据权利要求10所述的用于半导体器件的制造方法，
其中所述存储栅极电极下方的所述元件隔离部分的高度对应于所述第一膜和所述元件隔离部分的第一合成部分中的、其中所述第一合成部分的膜厚度开始增加的部分的高度，以及
其中所述控制栅极电极下方的所述元件隔离部分的高度对应于所述第二绝缘膜和所述元件隔离部分的第二合成部分中的、其中所述第二合成部分的膜厚度开始增加的部分的高度。
15.一种用于半导体器件的制造方法，包括：
(a)在半导体衬底中形成隔离沟槽，所述半导体衬底具有在第一方向上延伸的第一鳍形成区域和在所述第一方向上延伸并被布置在与所述第一鳍形成区域相距一定距离处的第二鳍形成区域，所述隔离沟槽位于所述第一鳍形成区域和第二鳍形成区域之间并且进一步形成第一鳍和第二鳍；
(b)在所述隔离沟槽中掩埋隔离绝缘膜以形成元件隔离部分；
(c)使所述元件隔离部分的表面凹陷；
(d)在所述半导体衬底之上形成具有电荷存储部分的第一绝缘膜，并且在所述第一绝缘膜之上形成存储栅极电极，所述存储栅极电极在所述第一鳍、所述元件隔离部分和所述第二鳍上方并在与所述第一方向相交的第二方向上延伸；
(e)在所述半导体衬底之上形成第二绝缘膜，并且在所述第二绝缘膜之上形成第二导电膜并处理所述第二导电膜，所述第二导电膜在所述第一鳍、所述元件隔离部分和所述第二鳍上方并在所述第二方向上延伸；以及
(f)去除所述第二导电膜和位于所述第二导电膜下方的所述第二绝缘膜，并且形成由介电常数高于氮化硅的电介质构成的高介电膜，以及由金属膜构成的控制栅极电极，
其中(e)在(d)之后执行，并且
其中在(d)之后，所述存储栅极电极下方的所述元件隔离部分的高度高于如下的形成区域中的所述元件隔离部分的高度：在(e)中在所述形成区域之上形成所述第二导电膜并且在(f)中在所述形成区域之上形成所述控制栅极电极，并且在所述存储栅极电极下方的所述元件隔离部分的高度与所述形成区域中的所述元件隔离部分的高度之间的高度差是第一高度差。
16.根据权利要求15所述的用于半导体器件的制造方法，
其中，在(f)中，去除所述第二导电膜和位于所述第二导电膜下方的所述第二绝缘膜之后，所述存储栅极电极下方的所述元件隔离部分的高度高于所述第二导电膜形成于其上方的形成区域中的所述元件隔离部分的高度，并且在所述存储栅极电极下方的所述元件隔离部分的高度与所述形成区域中的所述元件隔离部分的高度之间的高度差是第二高度差，所述第二高度差大于所述第一高度差。
17.根据权利要求16所述的用于半导体器件的制造方法，
其中(d)包括：
(d1)在用于第一导电膜的形成区域和用于所述第二导电膜的所述形成区域之上形成所述第一绝缘膜和所述第一导电膜；以及
(d2)去除在所述用于所述第二导电膜的所述形成区域中的所述第一绝缘膜和所述第一导电膜，留下在所述用于所述第一导电膜的形成区域中的所述第一绝缘膜和所述第一导电膜，由此形成由所述第一导电膜构成的所述存储栅极电极，并且
其中在(d2)中，使在所述用于所述第二导电膜的所述形成区域中露出的所述元件隔离部分的表面凹陷。
18.根据权利要求17所述的用于半导体器件的制造方法，
其中在(f)处，使通过去除所述第二导电膜和位于所述第二导电膜下方的所述第二绝缘膜而露出的所述元件隔离部分的表面凹陷。
19.根据权利要求18所述的用于半导体器件的制造方法，
其中(d)包括：
在所述第一鳍之上，形成所述第一绝缘膜的第一膜，
在所述第一膜之上，形成所述第一绝缘膜的将成为电荷存储部分的第二膜，以及
在所述第二膜之上，形成所述第一绝缘膜的第三膜。
20.根据权利要求19所述的用于半导体器件的制造方法，
其中(d)处的所述第一膜通过热氧化形成，以及
其中(b)处的所述隔离绝缘膜由CVD形成。
CN201810523453.0A 2017-05-26 2018-05-28 半导体器件和用于半导体器件的制造方法 Active CN108933144B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-104342 2017-05-26
JP2017104342A JP6885787B2 (ja) 2017-05-26 2017-05-26 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN108933144A CN108933144A (zh) 2018-12-04
CN108933144B true CN108933144B (zh) 2023-12-05

Family

ID=61800306

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810523453.0A Active CN108933144B (zh) 2017-05-26 2018-05-28 半导体器件和用于半导体器件的制造方法

Country Status (6)

Country Link
US (1) US10580785B2 (zh)
EP (1) EP3407377A1 (zh)
JP (1) JP6885787B2 (zh)
KR (1) KR20180129659A (zh)
CN (1) CN108933144B (zh)
TW (1) TWI772421B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158648B2 (en) * 2019-03-14 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Double channel memory device
KR20200121154A (ko) 2019-04-15 2020-10-23 삼성전자주식회사 반도체 장치
US11751398B2 (en) * 2020-09-15 2023-09-05 Ememory Technology Inc. Memory structure and operation method thereof
CN112820649B (zh) * 2021-02-05 2024-04-09 上海华虹宏力半导体制造有限公司 一种分栅快闪存储器及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6069569B1 (ja) * 2016-08-24 2017-02-01 株式会社フローディア メモリセル、および不揮発性半導体記憶装置
EP3144960A2 (en) * 2015-08-26 2017-03-22 Renesas Electronics Corporation Semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041354A (ja) 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置及びその製造方法
JP2010182751A (ja) * 2009-02-03 2010-08-19 Renesas Electronics Corp 不揮発性半導体記憶装置及びその製造方法
JP5823354B2 (ja) * 2012-06-20 2015-11-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2015185613A (ja) * 2014-03-20 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10269921B2 (en) * 2014-12-22 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Fin field effect transistors having conformal oxide layers and methods of forming same
JP2017045947A (ja) * 2015-08-28 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6578172B2 (ja) * 2015-09-18 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
US10121873B2 (en) * 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
US9842845B1 (en) * 2016-10-28 2017-12-12 Globalfoundries Inc. Method of forming a semiconductor device structure and semiconductor device structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3144960A2 (en) * 2015-08-26 2017-03-22 Renesas Electronics Corporation Semiconductor device
JP6069569B1 (ja) * 2016-08-24 2017-02-01 株式会社フローディア メモリセル、および不揮発性半導体記憶装置

Also Published As

Publication number Publication date
TW201901927A (zh) 2019-01-01
CN108933144A (zh) 2018-12-04
KR20180129659A (ko) 2018-12-05
US20180342526A1 (en) 2018-11-29
US10580785B2 (en) 2020-03-03
TWI772421B (zh) 2022-08-01
JP6885787B2 (ja) 2021-06-16
JP2018200936A (ja) 2018-12-20
EP3407377A1 (en) 2018-11-28

Similar Documents

Publication Publication Date Title
US9825049B2 (en) Semiconductor device and manufacturing method of semiconductor device
US9831259B2 (en) Semiconductor device
US10600799B2 (en) Memory device and low breakdown voltage transistor
US9231115B2 (en) Semiconductor device and manufacturing method thereof
US10651188B2 (en) Semiconductor device and a manufacturing method thereof
US20140209996A1 (en) Semiconductor device and manufacturing method of semiconductor device
CN108933144B (zh) 半导体器件和用于半导体器件的制造方法
US9905429B2 (en) Semiconductor device and a manufacturing method thereof
US10446569B2 (en) Semiconductor device and manufacturing method thereof
US10056402B2 (en) Semiconductor device
TW201701486A (zh) 半導體裝置及其製造方法
US20180182774A1 (en) Semiconductor device and method of manufacturing the semiconductor device
US10205006B2 (en) Method for manufacturing semiconductor device including patterning conductor film disposed on insulating film
US10032667B2 (en) Semiconductor device and manufacturing method thereof
CN109994542B (zh) 半导体器件及其制造方法
US10229998B2 (en) Semiconductor device and method of manufacturing the same
US11563111B2 (en) Method of manufacturing semiconductor device having split-gate memory and MISFET
US20090218615A1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant