TW201701486A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之目的為，在將分離閘極型的MONOS記憶體以及上部電極的一部分埋入形成於半導體基板的主面的溝槽內的溝槽電容元件混合搭載的半導體裝置中，使埋入該溝槽內的上部電極的頂面的平坦性提高。為了達成上述目的，本發明藉由將為了形成構成MONOS記憶體的記憶體單元MC的控制閘極電極CG而形成於半導體基板SB上的多晶矽膜，埋入形成於電容元件CE的形成區域的半導體基板SB的主面的溝槽D2內，以形成包含溝槽D2內的多晶矽膜在內的上部電極UE。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法，其可應用於例如具有非揮發性記憶體以及電容元件的半導體裝置的製造步驟中。
作為可電性寫入、消去的非揮發性半導體記憶裝置，EEPROM（Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體）為人所廣泛使用。該等記憶裝置，係在MISFET的閘極電極下，具有被氧化膜所包圍的導電性的浮遊閘極電極或是捕集性絶緣膜，將浮遊閘極或捕集性絶緣膜的電荷累積狀態當作記憶資訊，並讀取該記憶資訊作為電晶體的閾值者。
捕集性絶緣膜，係指可累積電荷的絶緣膜，可列舉出氮化矽膜等作為一例。藉由對該等電荷累積區域注入、釋放電荷，令MISFET的閾值改變，使其作為記憶元件而運作。關於使用捕集性絶緣膜的非揮發性半導體記憶裝置，存在一種使用MONOS（Metal Oxide Nitride Oxide Semiconductor，金屬-氧化物-氮化物-氧化物半導體）膜的分離閘極型單元。
另外，關於閘極電極的形成方法，在基板上形成暫置閘極電極，之後，將該暫置閘極電極置換成金屬閘極電極等所謂的閘極後製程序，已為人所習知。當使用閘極後製程序時，欲形成於與閘極電極相同的高度形成下部電極，並在下部電極上設置上部電極的電容元件，有其困難。
相對於此，若為將半導體基板當作下部電極使用，並在與閘極電極相同的高度形成上部電極的電容元件，則便可與用閘極後製程序形成的記憶元件等一起混合搭載在半導體基板上。該等電容元件，藉由將上部電極的一部分埋入形成於半導體基板的主面的溝槽內，便可使上部電極與半導體基板的對向面積增大，藉此便可使電容增大。
專利文獻1（日本特開2001－85633號公報）記載了一種在基板與基板上的第一閘極之間產生電容，並在第一閘極與第一閘極上的第二閘極之間產生電容的電容元件。
專利文獻2（日本特開2003－309182號公報）記載了在基板與基板上的電極之間產生電容的電容元件中，將該電極的一部分埋入基板的頂面的溝槽內的技術內容。
專利文獻3（日本特開2014－154790號公報）記載了使用閘極後製程序形成記憶體單元的技術內容。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2001－85633號公報 [專利文獻2]日本特開2003－309182號公報 [專利文獻3]日本特開2014－154790號公報
[發明所欲解決的問題] 於半導體基板的主面形成溝槽，並在該溝槽內埋入電極的一部分的電容元件，在電極的膜厚較薄的情況下埋入會變得不完全，此會成為殘渣或是異物等的發生原因。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
若簡單説明本案所揭示的實施態樣之中的代表性實施態樣的概要內容，則如以下所述。
本發明一實施態樣之半導體裝置的製造方法，係將MONOS記憶體的控制閘極電極與溝槽電容元件的溝槽內的上部電極以同一導體膜形成者。
另外，本發明另一實施態樣之半導體裝置，係利用同一層的膜層形成MONOS記憶體的控制閘極電極以及構成溝槽電容元件並埋入溝槽內的上部電極者。 [發明的功效]
若根據本發明一實施態樣，便可使半導體裝置的可靠度提高。
以下，根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，具有相同的功能的構件會附上相同的符號，其重複説明省略。另外，以下的實施態樣，除了特別有其必要時以外，相同或是同樣部分的説明原則上不重複。
（實施態樣1） 本實施態樣以及以下的實施態樣的半導體裝置，係具備非揮發性記憶體（非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置）與電容元件的半導體裝置。在本實施態樣以及以下的實施態樣中，非揮發性記憶體，係根據以n通道型MISFET（MISFET，Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體）為基本構件的記憶體單元進行説明。
另外，本實施態樣以及以下的實施態樣的極性（寫入、消去、讀取時的施加電壓的極性或載子的極性），係用來說明以n通道型MISFET為基本構件的記憶體單元的態樣的動作者，以p通道型MISFET為基本構件的態樣，藉由令施加電位或載子的導電型等的全部的極性反轉，便可獲得原理上相同的動作。
＜關於半導體裝置的製造方法＞ 參照圖1～圖17説明本實施態樣的半導體裝置的製造方法。
圖1～圖15以及圖17，係本實施態樣的半導體裝置的製造步驟中的剖面圖。圖16，係本實施態樣的半導體裝置的製造步驟中的平面布局。在圖1～圖15以及圖17中，從各圖的左側向右側，依序顯示出記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的剖面圖。並顯示出分別於記憶體單元區域1A形成非揮發性記憶體的記憶體單元、於周邊電路區域1B形成低耐壓的MISFET、於電容元件區域1C形成溝槽型電容元件的態樣。記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C，係在沿著半導體基板的主面的方向上並排的區域。
另外，為了上述非揮發性記憶體的動作，亦需要高耐壓的MISFET。然而，除了高耐壓MISFET的閘極絶緣膜的膜厚與上述溝槽型電容元件的絶緣膜相同此點以及各種的注入條件為了各自的最佳化有時會不同此點之外，高耐壓的MISFET，與低耐壓的MISFET並無差異。因此，以下，關於高耐壓的MISFET的説明原則上省略。
在此，係針對於記憶體單元區域1A形成n通道型的MISFET（控制電晶體以及記憶體電晶體）的態樣進行説明，惟亦可令導電型反轉，而將p通道型的MISFET（控制電晶體以及記憶體電晶體）形成於記憶體單元區域1A。
同樣地，在此，係針對在周邊電路區域1B形成n通道型的MISFET的態樣進行説明，惟亦可令導電型反轉，而將p通道型的MISFET形成於周邊電路區域1B。另外，亦可於周邊電路區域1B，形成n通道型的MISFET與p通道型的MISFET二者，亦即CMISFET（Complementary Metal Insulator Semiconductor，互補式金屬絕緣體半導體）。
同樣地，在此，係針對在電容元件區域1C，形成具有包含半導體基板的主面的n型的井部在內的下部電極（第1電極）以及由形成於半導體基板上的n型的半導體膜所構成的上部電極（第2電極）的電容元件的態樣進行説明，惟亦可形成具有包含p型的井部在內的下部電極以及由p型的半導體膜所構成的上部電極的電容元件。
在半導體裝置的製造步驟中，首先，如圖1所示的，準備由具有例如1～10Ωcm左右的比電阻的p型的單晶矽（Si）等所構成的半導體基板（半導體晶圓）SB。接著，藉由實行例如熱處理，於半導體基板SB的主面的全面形成由氧化矽膜所構成的絶緣膜IF1。之後，在絶緣膜IF1上，使用例如CVD（Chemical Vapor Deposition，化學氣相沉積）法，形成由例如氮化矽膜所構成的絶緣膜IF2。
接著，如圖2所示的，用微影技術以及乾蝕刻法，將絶緣膜IF2以及IF1，與半導體基板SB的頂面的一部分除去。亦即，形成於複數個部位貫通由絶緣膜IF2以及IF1所構成的堆疊膜的開口部，並將該等開口部的正下方的半導體基板SB的頂面的一部分除去。藉此，於半導體基板SB的頂面，形成複數個溝槽（凹部、窪部）D1以及複數個溝槽D2。溝槽D1分別形成於記憶體單元區域1A、周邊電路區域1B，以及電容元件區域1C，溝槽D2僅形成於電容元件區域1C。
各溝槽D2，在沿著半導體基板SB的主面的第1方向上延伸，複數個溝槽D2，在沿著半導體基板SB的主面且對第1方向正交的第2方向上並排配置。亦即，複數個溝槽D2形成條紋狀。另外，溝槽D2的布局不限於條紋狀，亦可為點狀或是井字狀等。
溝槽D1以及D2係以同一步驟形成的凹部，到達半導體基板SB的中間深度。在此時點，溝槽D1所鄰接之半導體基板SB的頂面與溝槽D2所鄰接之半導體基板SB的頂面位於同樣的高度。在此，可認為溝槽D1、D2的各自的底面與側壁的界線的角部具有圓形形狀，惟該角部的圓形形狀比較小。
另外，在此係利用1次的蝕刻步驟分別對絶緣膜IF2、IF1以及半導體基板SB進行加工，惟例如，亦可在利用乾蝕刻法對絶緣膜IF2進行加工之後，利用濕蝕刻法對絶緣膜IF1進行加工，藉此使半導體基板SB的頂面露出，並在之後用乾蝕刻法形成溝槽D1、D2。
接著，如圖3所示的，在使溝槽D1、D2的各自的側壁氧化之後，在半導體基板SB上，用例如CVD法形成氧化矽膜，藉此將溝槽D1、D2的各自的內側完全填埋，接著，實行熱處理，以實行該氧化矽膜的燒結。之後，利用CMP（Chemical Mechanical Polishing，化學機械研磨）法研磨該氧化矽膜的頂面，藉此使絶緣膜IF2的頂面露出。如是，埋入複數個溝槽D1、D2的各自的內側的上述氧化矽膜彼此分離。
之後，回蝕該氧化矽膜的頂面使其後退。然而，埋入複數個溝槽D1、D2的各自的內側的上述氧化矽膜的頂面的高度，仍位於比半導體基板SB的主面更高的位置。在各溝槽D1內，形成了由上述氧化矽膜所構成的元件分離區域EI，在各溝槽D2內，形成了由上述氧化矽膜所構成的暫置元件分離區域DEI。暫置元件分離區域DEI，係會在之後之步驟被除去的絶緣膜。
接著，如圖4所示的，用微影技術，在半導體基板SB上形成光阻膜PR1的圖案。光阻膜PR1，係覆蓋記憶體單元區域1A以及周邊電路區域1B，並露出電容元件區域1C的一部分的遮罩圖案。在電容元件區域1C，元件分離區域EI被光阻膜PR1所覆蓋，暫置元件分離區域DEI從光阻膜PR1露出。光阻膜PR1的端部位於在電容元件區域1C中相鄰的元件分離區域EI與暫置元件分離區域DEI之間的絶緣膜IF1的正上方。
接著，如圖5所示的，在元件分離區域EI被光阻膜PR1所覆蓋的狀態下，以光阻膜PR1、絶緣膜IF1以及IF2作為遮罩實行乾蝕刻，藉此將暫置元件分離區域DEI除去，之後將光阻膜PR1利用灰化處理等除去。其中，因為該蝕刻步驟，在包含相鄰的各溝槽D2之間在內的溝槽D2的附近的區域，當作遮罩使用的絶緣膜IF1、IF2被除去，故該區域的半導體基板SB的頂面露出。本實施態樣，將暫置元件分離區域DEI除去，使溝槽D2的側壁以及底面露出。因此，暫置元件分離區域DEI，可視為模擬的元件分離區域。
由於溝槽D2的附近的絶緣膜IF1、IF2被除去，溝槽D2的側壁與其上的半導體基板的主面的界線的角部，被上述蝕刻削成圓形形狀。另外，溝槽D2的底面的在沿著半導體基板SB的主面的方向（以下有時會簡稱為横方向）上的中央部位，比接近溝槽D2的側壁的該底面的端部更容易受到蝕刻。因此，溝槽D2的側壁以及底面的界線的角部形成較大的圓形形狀，溝槽D2的側壁以及底面之間的面圓滑地連接。
因此，溝槽D2的底面端部的角部，比溝槽D1的底面端部的角部更圓。另外，溝槽D2的側壁上端的角部，比溝槽D1的側壁上端的角部更圓。換言之，溝槽D2的底面端部的角部的曲率半徑，比溝槽D1的底面端部的角部的曲率半徑更大。另外，溝槽D2的側壁上端的角部的曲率半徑，比溝槽D1的側壁上端的角部的曲率半徑更大。
另外，由於因為該蝕刻步驟，相鄰的各溝槽D2之間的半導體基板SB的頂面受到回蝕，故會變得比其他區域（例如與溝槽D1鄰接的區域）中的半導體基板SB的主面的高度更低。同樣地，由於溝槽D2的底面因為該蝕刻步驟而受到回蝕，故溝槽D2的底面的高度，會變得比溝槽D1的底面的高度更低。亦即，溝槽D2，會變得比溝槽D1更深。
換言之，若以在記憶體單元區域1A中相鄰的各溝槽D1之間的半導體基板SB的主面的位置為基準，相鄰的各溝槽D2之間的半導體基板SB的頂面，在相對於半導體基板SB的主面垂直的方向（以下簡稱為垂直方向）上，位於比該基準的位置更下方的位置。另外，垂直方向上的從該基準的位置到溝槽D2的底面的位置的距離，比垂直方向上的從該基準的位置到溝槽D1的底面的位置的距離更大。亦即，溝槽D2的附近的半導體基板SB的主面的位置，比溝槽D1的附近的半導體基板SB的主面的位置更低，溝槽D2的底面的位置，比溝槽D1的底面的位置更低。
另外，在光阻膜PR1（參照圖4）的附近從光阻膜PR1露出的由絶緣膜IF1以及IF2所構成的堆疊膜，在上述乾蝕刻步驟中不易被除去，而殘留在半導體基板SB上。亦即，在相鄰的元件分離區域EI與暫置元件分離區域DEI之間，在從光阻膜PR1的終端部露出的位置的絶緣膜IF1的該絶緣膜並未完全被除去，會因為上述蝕刻而薄膜化並殘留下來。這是因為，係使上述乾蝕刻步驟，在由氧化矽膜所構成的暫置元件分離區域DEI容易被除去，且由氮化矽膜所構成的絶緣膜IF2不易被除去的條件下實行的關係。
在此，例如，在光阻膜PR1的附近，從光阻膜PR1露出的區域的由氮化矽膜所構成的絶緣膜IF2的頂面後退，該區域的絶緣膜IF2的一部分殘留下來。此時，由於相鄰的元件分離區域EI與暫置元件分離區域DEI之間的半導體基板SB的頂面被絶緣膜IF2、IF1所保護而並未受到乾蝕刻，故可防止該頂面受到損傷。
另外，除去溝槽D2內的暫置元件分離區域DEI的上述乾蝕刻，將絶緣膜IF2、IF1當作遮罩使用，並於在電容元件區域1C中從光阻膜PR1露出的溝槽D2附近的絶緣膜IF1、IF2以及暫置元件分離區域DEI被除去的時點停止蝕刻。因此，相鄰的各溝槽D2之間的半導體基板SB的頂面，在該蝕刻時間之內，在大部分的時間內被絶緣膜IF2、IF1所保護。藉此，便可防止於相鄰的各溝槽D2之間的半導體基板SB的頂面，產生乾蝕刻所導致的損傷。
接著，如圖6所示的，利用濕蝕刻選擇性地除去絶緣膜IF2。亦即，首先實行犠牲氧化步驟，藉此於溝槽D2的側壁以及底面形成氧化膜，之後，實行洗淨處理，藉此殘留覆蓋溝槽D2的側壁的該氧化膜，並除去絶緣膜IF2上的氧化矽膜（圖中未顯示），接著利用熱磷酸將絶緣膜IF2除去。
接著，實行洗淨處理，藉此將覆蓋溝槽D2的側壁以及底面的犠牲氧化膜，以及覆蓋半導體基板SB的主面的絶緣膜IF1除去。如是，使半導體基板的主面露出。亦即，除了被元件分離區域EI所覆蓋的溝槽D1的側壁以及底面之外，半導體基板SB的表面露出。之後，實行犠牲氧化步驟，藉此形成覆蓋半導體基板SB的表面的薄犠牲氧化膜（圖中未顯示）。
之後，實行離子注入步驟，藉此於記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的半導體基板SB的主面，分別形成p型的井部WL1、WL2以及n型的井部WL3。井部WL1、WL2，在此係藉由將p型的雜質[例如B（硼）]以較低的濃度注入所形成。井部WL3，在此係藉由將n型的雜質[例如As（砷）或是P（磷）]以較低的濃度注入所形成。另外，雖並未圖示以及詳細説明，惟在形成p型的MISFET的區域，係藉由將n型的雜質[例如As（砷）或是P（磷）]離子注入半導體基板SB的主面，以形成n型的井部。
井部WL1、WL2以及WL3的各自的形成深度，比溝槽D1、D2更深。在此係藉由將井部WL1、WL2以及WL3，分別用微影技術並利用各別的離子注入步驟形成，以形成不同的雜質濃度。之後，對半導體基板SB實行熱處理，使井部WL1、WL2以及WL3內的雜質擴散，之後，將上述薄犠牲氧化膜除去。藉此，半導體基板SB的主面、溝槽D2的側壁以及底面露出。
之後，藉由實行以下之步驟，使記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的各自的頂面被由氧化矽膜所構成的絶緣膜所覆蓋。其中，形成於記憶體單元區域1A以及周邊電路區域1B的絶緣膜IF3，與形成於電容元件區域1C的絶緣膜IF4，膜厚並不相同。絶緣膜IF4的膜厚，例如為15nm。
亦即，令露出之半導體基板SB的表面氧化，藉此形成膜厚較大的絶緣膜IF4。如是，除了半導體基板SB的主面之外，溝槽D2的側壁以及底面也被絶緣膜IF4所覆蓋。絶緣膜IF4，利用例如ISSG（In-Situ Steam Generation，臨場蒸氣產生）氧化法，亦即熱氧化法形成。之後，用微影技術以及蝕刻法，將記憶體單元區域1A以及周邊電路區域1B的絶緣膜IF4除去，藉此使記憶體單元區域1A以及周邊電路區域1B的半導體基板SB的主面露出。
接著，實行熱氧化等，於露出之半導體基板SB的頂面，形成膜厚較小的絶緣膜IF3。藉此，記憶體單元區域1A以及周邊電路區域1B的各自的半導體基板SB的頂面，被絶緣膜IF3所覆蓋。如是，便可在記憶體單元區域1A以及周邊電路區域1B與電容元件區域1C，形成膜厚不同的絶緣膜。
之後，在半導體基板SB的主面全面上，用例如CVD法，形成多晶矽膜PS1。藉此，絶緣膜IF3、IF4的各自的頂面被多晶矽膜PS1所覆蓋。此時，由於相對於溝槽D2的横方向的寬度，多晶矽膜PS1的膜厚非常大，故溝槽D2會被絶緣膜IF4以及多晶矽膜PS1完全填埋，且在溝槽D2的正上方，多晶矽膜PS1的頂面幾乎不會凹陷。亦即，溝槽D2內，隔著絶緣膜IF4被多晶矽膜PS1所填埋。之後，在多晶矽膜PS1上，用例如CVD法，形成由氮化矽膜所構成的絶緣膜IF5。
在此，多晶矽膜PS1，亦可在成膜時形成為非晶矽膜，然後在之後的熱處理，令該非晶矽膜變成由多結晶矽膜所構成的多晶矽膜PS1。多晶矽膜PS1，在成膜時並未導入雜質，而係在成膜後注入雜質離子，並在之後的熱處理使該雜質擴散，藉此成為低電阻的半導體膜。
對於溝槽D2內的多晶矽膜PS1，亦可利用熱處理使該離子注入步驟所注入的雜質擴散。亦即，在溝槽D2內的底部，上述雜質亦導入多晶矽膜PS1。因此，在以之後之步驟形成具有包含溝槽D2內的多晶矽膜PS1在內的上部電極的電容元件的情況下，便可防止在溝槽D2內的該上部電極產生空乏層。
在此，將n型的雜質[例如As（砷）或是P（磷）]注入電容元件區域1C的多晶矽膜PS1。這是為了，在利用由半導體基板SB的頂面的井部WL3所構成的下部電極以及由該下部電極的正上方的多晶矽膜PS1所構成的上部電極形成之後所形成的電容元件的情況下，使下部電極以及上部電極的導電型一致。像這樣，本實施態樣係形成n型的電容元件，惟在形成p型的電容元件的情況下，係將井部WL3形成為p型的半導體區域，並利用上述離子注入將多晶矽膜PS1形成為p型的半導體膜。
多晶矽膜PS1的一部分雖埋入溝槽D2，惟多晶矽膜PS1膜厚非常大，故溝槽D2的正上方的多晶矽膜PS1的頂面不會形成很大的凹陷。
接著，如圖7所示的，用微影技術以及蝕刻法，對記憶體單元區域1A的絶緣膜IF5、多晶矽膜PS1以及絶緣膜IF3進行加工。藉此，形成由多晶矽膜PS1所構成的控制閘極電極CG以及由絶緣膜IF3所構成的閘極絶緣膜GI1。另外，亦可在最初用微影技術以及乾蝕刻法對記憶體單元區域1A的絶緣膜IF5進行加工，之後以絶緣膜IF5作為遮罩，對記憶體單元區域1A的多晶矽膜PS1以及絶緣膜IF3進行加工。
另外，在此雖並未對周邊電路區域1B以及電容元件區域1C的多晶矽膜PS1進行加工，惟亦可在該蝕刻步驟中對電容元件區域1C的多晶矽膜PS1進行加工。當對電容元件區域1C的多晶矽膜PS1進行加工時，如用圖10在之後所述的，係使溝槽D2內以及其附近的多晶矽膜PS1殘留下來，並將其旁邊的多晶矽膜PS1除去。
接著，如圖8所示的，在半導體基板SB的主面全面上，形成記憶體電晶體的閘極絶緣膜用的堆疊膜，亦即ONO（oxide-nitride-oxide，氧化物-氮化物-氧化物）膜ON。ONO膜ON，覆蓋記憶體單元區域1A的半導體基板SB的頂面、由閘極絶緣膜GI1、控制閘極電極CG以及絶緣膜IF5所構成的堆疊膜的側壁以及頂面，以及周邊電路區域1B以及電容元件區域1C的絶緣膜IF5的頂面。
在此，為了使圖式容易檢視，將構成ONO膜ON的堆疊膜的堆疊構造的圖式省略。亦即在此，並未顯示出構成ONO膜ON的各膜之間的界線的圖式。ONO膜ON，係內部具有電荷累積部的絶緣膜。具體而言，ONO膜ON，係由形成於半導體基板SB上的第1氧化矽膜（底部氧化膜）、形成於第1氧化矽膜上的氮化矽膜以及形成於該氮化矽膜上的第2氧化矽膜（頂部氧化膜）的堆疊膜所構成，該氮化矽膜具有作為電荷累積部的功能。
第1、第2氧化矽膜，可利用例如氧化處理（熱氧化處理）或是CVD法或者其組合形成。此時的氧化處理，亦可使用ISSG氧化。上述氮化矽膜，可利用例如CVD法形成。第1、第2氧化矽膜的厚度，可為例如2～10nm左右，上述氮化矽膜的厚度，可為例如5～15nm左右。
接著，以覆蓋ONO膜ON的表面的方式，在半導體基板SB的主面全面上，用例如CVD法形成多晶矽膜PS2。藉此，在記憶體單元區域1A中露出之ONO膜ON的側壁以及頂面，被多晶矽膜PS2所覆蓋。亦即，於控制閘極電極CG的側壁，隔著ONO膜ON形成了多晶矽膜PS2。多晶矽膜PS2的膜厚，比多晶矽膜PS1的膜厚更小。
多晶矽膜PS2，亦可在成膜時形成為非晶矽膜，然後在之後的熱處理多結晶化。多晶矽膜PS2，係以較高的濃度導入了例如n型的雜質[例如磷（P）]的膜層。多晶矽膜PS2，係用來形成後述的記憶體閘極電極MG的膜層。
在此所謂膜厚，係指在特定膜層的情況下，相對於該膜層的底部的表面在垂直方向上的該膜層的厚度。例如，當在像ONO膜ON的頂面等那樣的沿著半導體基板SB的主面的平面之上，沿著該平面形成多晶矽膜PS2時，多晶矽膜PS2的膜厚，係指在相對於半導體基板SB的主面垂直的方向上的多晶矽膜PS2的厚度。另外，在以與像ONO膜ON的側壁那樣的相對於半導體基板SB的主面垂直的壁部接觸的方式形成的部分的多晶矽膜PS2的情況下，多晶矽膜PS2的膜厚，係指在相對於該側壁垂直的方向上的多晶矽膜PS2的厚度。
接著，如圖9所示的，利用乾蝕刻法，回蝕多晶矽膜PS2，藉此使ONO膜ON的頂面露出。該回蝕步驟，對多晶矽膜PS2進行異向性蝕刻（回蝕），以在由閘極絶緣膜GI1、控制閘極電極CG以及絶緣膜IF5所構成的堆疊膜的兩側的側壁上，隔著ONO膜ON，將多晶矽膜PS2殘留成側壁狀。
藉此，在記憶體單元區域1A中，於上述堆疊膜的側壁之中的一側的側壁，形成由隔著ONO膜ON殘留成側壁狀的多晶矽膜PS2所構成的記憶體閘極電極MG。藉由上述回蝕，周邊電路區域1B以及電容元件區域1C的ONO膜ON的頂面露出。由於多晶矽膜PS2的膜厚比多晶矽膜PS1的膜厚更小，故由與控制閘極電極CG的側壁接觸的多晶矽膜PS2所構成的記憶體閘極電極MG的横方向的膜厚（閘極長度），比由多晶矽膜PS1所構成的控制閘極電極CG的垂直方向的膜厚更小。
接著，用微影技術，在半導體基板SB上形成覆蓋與控制閘極電極CG的一側的側壁相鄰的記憶體閘極電極MG且露出與控制閘極電極CG的另一側的側壁相鄰的多晶矽膜PS2的光阻圖案（圖中未顯示）。之後，以該光阻圖案作為蝕刻遮罩進行蝕刻，將夾著控制閘極電極CG形成於記憶體閘極電極MG的相反側的多晶矽膜PS2除去。之後，將該光阻圖案除去。此時，記憶體閘極電極MG，由於被光阻圖案所覆蓋，故並未受到蝕刻而殘留下來。
接著，利用蝕刻（例如濕蝕刻）除去ONO膜ON之中的並未被記憶體閘極電極MG所覆蓋而露出的部分。此時，在記憶體單元區域1A中，記憶體閘極電極MG的正下方的ONO膜ON並未被除去而殘留下來。同樣地，位於包含閘極絶緣膜GI1、控制閘極電極CG以及絶緣膜IF5在內的堆疊膜與記憶體閘極電極MG之間的ONO膜ON，並未被除去而殘留下來。由於其他區域的ONO膜ON被除去，故記憶體單元區域1A的半導體基板SB的頂面露出，而且，記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的絶緣膜IF5的頂面露出。另外，控制閘極電極CG的側壁，且係與記憶體閘極電極MG並未相鄰的該側的側壁露出。
像這樣，以與控制閘極電極CG相鄰的方式，在半導體基板SB上，隔著內部具有電荷累積部的ONO膜ON形成記憶體閘極電極MG。
接著，如圖10所示的，用微影技術以及蝕刻技術使周邊電路區域1B以及電容元件區域1C的多晶矽膜PS1、絶緣膜IF3、IF4以及IF5形成圖案。藉此，於周邊電路區域1B，形成由多晶矽膜PS1所構成的暫置閘極電極DG，以及由絶緣膜IF3所構成的閘極絶緣膜GI2。另外，於電容元件區域1C，形成由多晶矽膜PS1所構成的上部電極UE。另外，在電容元件區域1C，將從上部電極UE露出的區域中的半導體基板SB上的絶緣膜IF4除去。藉此，在電容元件區域1C中相鄰的各元件分離區域EI之間的半導體基板SB的主面露出。
暫置閘極電極DG，係會在之後之步驟被除去的半導體膜。由閘極絶緣膜GI2、暫置閘極電極DG以及絶緣膜IF5所構成的堆疊膜，形成於相鄰的各元件分離區域EI之間的半導體基板SB的主面上。
接著，如圖11所示的，用離子注入法等形成複數個n－ 型半導體區域（雜質擴散區域）EX。亦即，將絶緣膜IF4、IF5、控制閘極電極CG、記憶體閘極電極MG、暫置閘極電極DG、ONO膜ON以及上部電極UE等當作遮罩（離子注入阻止遮罩）使用，對半導體基板SB的主面以離子注入法導入例如砷（As）或是磷（P）等的n型的雜質，藉此形成複數個n－ 型半導體區域EX。亦可在形成n－ 型半導體區域EX之前，利用例如氮化矽膜、氧化矽膜或是該等膜層的堆疊膜等，形成分別覆蓋由控制閘極電極CG以及記憶體閘極電極MG所構成的構造體的側壁以及暫置閘極電極DG的各自的側壁的偏置間隔件。
在記憶體單元區域1A中，形成於包含控制閘極電極CG以及記憶體閘極電極MG在內的構造體的旁邊的半導體基板SB的頂面的一對n－ 型半導體區域EX，構成之後所形成的記憶體單元區域1A的控制電晶體以及記憶體電晶體的源極、汲極區域的一部分。另外，在周邊電路區域1B中，形成於暫置閘極電極DG的旁邊的半導體基板SB的頂面的一對n－ 型半導體區域EX，構成之後所形成的周邊電路區域1B的MISFET的源極、汲極區域的一部分。記憶體單元區域1A與周邊電路區域1B的各自的n－ 型半導體區域EX，可用同一離子注入步驟形成，亦可用不同離子注入步驟形成。
接著，形成覆蓋包含記憶體單元區域1A的控制閘極電極CG、記憶體閘極電極MG、閘極絶緣膜GI1、絶緣膜IF5以及ONO膜ON在內的構造體的兩側的側壁SW。另外，利用同一步驟，在周邊電路區域1B中，形成覆蓋由閘極絶緣膜GI2、絶緣膜IF5以及暫置閘極電極DG所構成的堆疊膜的兩側的側壁SW。另外，利用同一步驟，在電容元件區域1C中，形成覆蓋包含上部電極UE、絶緣膜IF4以及IF5在內的堆疊膜的兩側的側壁SW。
側壁SW，可在用例如CVD法於半導體基板SB上依序形成例如氧化矽膜以及氮化矽膜之後，藉由異向性蝕刻將該氧化矽膜以及該氮化矽膜的一部分除去，使半導體基板SB的頂面以及絶緣膜IF5的頂面露出，進而以自我對準的方式形成。亦即，側壁SW可被認為係由堆疊膜所形成，惟在圖中並未顯示出構成該堆疊膜的各膜層之間的界面。另外，亦可檢討堆疊膜的形成方法，使其具有對各種元件特性最適當的側壁寬度，惟説明省略。
接著，將複數個n＋ 型半導體區域（雜質擴散區域）DF，用離子注入法等形成於記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C。亦即，將絶緣膜IF4、絶緣膜IF5、控制閘極電極CG、記憶體閘極電極MG、暫置閘極電極DG、ONO膜ON、上部電極UE以及側壁SW等當作遮罩使用，對半導體基板SB的主面以離子注入法導入n型雜質[例如砷（As）或是磷（P）]，藉此便可形成複數個n＋ 型半導體區域DF。n＋ 型半導體區域DF，比n－ 型半導體區域EX雜質濃度更高，且接合深度（形成深度）更深。另外，亦可將n＋ 型半導體區域DF以比n－ 型半導體區域EX更淺的接合深度形成。
藉此，在記憶體單元區域1A以及周邊電路區域1B中，形成由延伸區域（亦即n－ 型半導體區域EX）以及比n－ 型半導體區域EX雜質濃度更高的擴散層（亦即n＋ 型半導體區域DF）所構成的具有LDD（Lightly Doped Drain，輕摻雜汲極）構造的源極、汲極區域。
在記憶體單元區域1A中，形成於包含控制閘極電極CG、記憶體閘極電極MG以及側壁SW在內的構造體的旁邊的半導體基板SB的頂面的一對n＋ 型半導體區域DF，構成之後所形成的記憶體單元區域1A的控制電晶體以及記憶體電晶體的源極、汲極區域的一部分。另外，在周邊電路區域1B中，形成於包含暫置閘極電極DG以及側壁SW在內的構造體的旁邊的半導體基板SB的頂面的一對n＋ 型半導體區域DF，構成之後所形成的周邊電路區域1B的MISFET的源極、汲極區域的一部分。記憶體單元區域1A與周邊電路區域1B的各自的n＋ 型半導體區域DF，可用同一離子注入步驟形成，亦可用不同離子注入步驟形成。
另外，在電容元件區域1C，在上部電極UE的旁邊，在從元件分離區域EI露出的半導體基板SB的主面，形成了n＋ 型半導體區域DF。亦即，n＋ 型半導體區域DF與溝槽D1鄰接形成。
接著，實行用來使導入源極區域以及汲極區域用的半導體區域（n－ 型半導體區域EX以及n＋ 型半導體區域DF）等的雜質活性化的熱處理，亦即活性化退火處理。
接著，形成矽化物層S1。矽化物層S1，可藉由實行所謂自我對準矽化物（Salicide，Self Aligned Silicide）程序而形成。具體而言，可依照以下的方式形成矽化物層S1。
亦即，首先，在包含n＋ 型半導體區域DF的頂面上以及記憶體閘極電極MG的頂面上在內的半導體基板SB的主面全面上，形成（堆積）矽化物層S1形成用的金屬膜。該金屬膜，可使用單體的金屬膜（純金屬膜）或是合金膜，例如，可由鈷（Co）膜、鎳（Ni）膜或是鎳鉑合金膜所構成，並使用濺鍍法等形成。
然後，藉由對半導體基板SB實施熱處理（矽化物層S1形成用的熱處理），使n＋ 型半導體區域DF以及記憶體閘極電極MG的各表層部分與該金屬膜發生反應。藉此，於n＋ 型半導體區域DF以及記憶體閘極電極MG的各自的上部，形成矽化物層S1。之後，將未反應的該金屬膜利用濕蝕刻等方式除去，獲得圖11所示的構造。
矽化物層S1，可為例如鈷矽化物層、鎳矽化物層或是鎳鉑矽化物層。另外，控制閘極電極CG、暫置閘極電極DG以及上部電極UE的各自的頂面被帽蓋膜（亦即絶緣膜IF5）所覆蓋。因此，於該等構件的頂面的上部並未形成矽化物層S1。另外，由於側壁狀的記憶體閘極電極MG的上部露出，故於該露出部形成了矽化物層S1。然而，該矽化物層S1，會被在之後之步驟中所實行的CMP（Chemical Mechanical Polishing，化學機械研磨）法的研磨步驟完全除去。
接著，如圖12所示的，在半導體基板SB的主面全面上，以覆蓋控制閘極電極CG、記憶體閘極電極MG、側壁SW、暫置閘極電極DG以及上部電極UE的方式，形成層間絶緣膜IL1。層間絶緣膜IL1，由例如氧化矽膜的單體膜所構成，可用例如CVD法等形成。在此，係以比例如控制閘極電極CG的膜厚更厚的膜厚形成層間絶緣膜IL1。
接著，如圖13所示的，用CMP法等研磨層間絶緣膜IL1的頂面。藉此，使控制閘極電極CG、記憶體閘極電極MG、周邊電路區域1B的暫置閘極電極DG以及電容元件區域1C的上部電極UE的各自的頂面露出。亦即，該研磨步驟，研磨層間絶緣膜IL1，直到控制閘極電極CG、記憶體閘極電極MG、暫置閘極電極DG以及上部電極UE的各自的頂面露出為止。藉此，絶緣膜IF5被除去，各側壁SW的上部的一部分也被除去。
藉由該步驟，記憶體閘極電極MG上的矽化物層S1，與記憶體閘極電極MG的上部的一部分一併被除去。另外，此時，由於在圖12所示之暫置閘極電極DG的頂面以及控制閘極電極CG的頂面從絶緣膜IF5露出之時點令研磨停止有其困難，故如圖13所示的，暫置閘極電極DG、控制閘極電極CG以及上部電極UE的各自的頂面會被研磨除去而後退。亦即，暫置閘極電極DG、控制閘極電極CG以及上部電極UE的各自的膜厚會因為研磨而變小。
如是，利用研磨步驟使各電極的上部後退，藉此於記憶體單元區域1A，形成包含控制閘極電極CG、記憶體閘極電極MG、形成於該等構件的旁邊的半導體基板SB的主面的源極、汲極區域在內的記憶體單元MC。亦即，在記憶體單元區域1A中，控制閘極電極CG，與形成於控制閘極電極CG的旁邊的半導體基板SB的頂面的一對源極、汲極區域，構成控制電晶體。另外，控制閘極電極CG的正下方的閘極絶緣膜GI1，構成控制電晶體的閘極絶緣膜。
另外，在記憶體單元區域1A中，記憶體閘極電極MG，與形成於記憶體閘極電極MG的旁邊的半導體基板SB的頂面的一對源極、汲極區域，構成記憶體電晶體。另外，記憶體閘極電極MG之下的ONO膜ON，構成記憶體電晶體的閘極絶緣膜。像這樣，控制電晶體以及記憶體電晶體共有一對源極、汲極區域，利用該控制電晶體以及記憶體電晶體，構成記憶體單元MC。
另外，利用上述研磨步驟，使電容元件區域1C的上部電極UE的頂面後退，藉此形成包含上部電極UE以及由上部電極UE的正下方的半導體基板SB所構成的下部電極在內的電容元件CE。於上部電極UE與半導體基板SB之間，隔設著絶緣膜IF4。因此，上部電極UE與下部電極，被絶緣膜IF4隔開，彼此絶緣。
即使在經過該研磨步驟之後，與控制閘極電極CG的側壁接觸的記憶體閘極電極MG的横方向的膜厚（閘極長度），仍比控制閘極電極CG的垂直方向的膜厚更小。
接著，如圖14所示的，在層間絶緣膜IL1上用例如CVD法形成絶緣膜IF6，之後，用微影技術以及蝕刻法對絶緣膜IF6進行加工。藉此，絶緣膜IF6殘留於記憶體單元區域1A以及電容元件區域1C。亦即，絶緣膜IF6覆蓋控制閘極電極CG、記憶體閘極電極MG以及上部電極UE的各自的頂面，露出暫置閘極電極DG。絶緣膜IF6，係由氧化矽膜或是氮化矽膜所構成。
之後，將暫置閘極電極DG蝕刻除去。在此，係將絶緣膜IF6，當作保護控制閘極電極CG、記憶體閘極電極MG以及上部電極UE的遮罩使用，並利用例如鹼性水溶液實行濕蝕刻，藉此將暫置閘極電極DG除去。由於暫置閘極電極DG被除去，故在閘極絶緣膜GI2之上形成了溝槽（凹部、窪部）D3。周邊電路區域1B的閘極絶緣膜GI2上的溝槽D3，係暫置閘極電極DG被除去的區域，溝槽D3的兩側的側壁係由側壁SW所構成，溝槽D3的底面係由閘極絶緣膜GI2的頂面所構成。
接著，如圖15所示的，在半導體基板SB上，亦即，在包含溝槽D3的底面以及側壁之上在內的層間絶緣膜IL1上，形成絶緣膜HK。之後，在半導體基板SB上，亦即在絶緣膜HK上，以完全填埋溝槽D3的方式，依序形成金屬膜ME1以及ME2，作為閘極電極用的導體膜。
在絶緣膜HK以及金屬膜ME1的形成步驟中，溝槽D3的內側並未完全被填埋，藉由在金屬膜ME1上形成金屬膜ME2，溝槽D3才形成完全被填埋的狀態。另外，由金屬膜ME1、ME2所構成的金屬膜，亦形成於層間絶緣膜IL1上。
絶緣膜HK，係形成於周邊電路區域1B的閘極絶緣膜用的絶緣膜，該金屬膜，係閘極電極用的導體膜。具體而言，絶緣膜HK，係構成之後形成於周邊電路區域1B的低耐壓MISFET的閘極絶緣膜的膜層。絶緣膜HK，係比氧化矽以及氮化矽介電常數（比介電常數）更高的絶緣材料膜，亦即所謂的high－k膜（高介電常數膜）。
作為絶緣膜HK，可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或是氧化鑭膜等的金屬氧化物膜，另外，該等金屬氧化物膜，亦可更含有氮（N）以及矽（Si）的其中之一或是二者。絶緣膜HK，例如，可利用ALD（Atomic layer Deposition，原子層堆積）法等形成。絶緣膜HK的膜厚例如為1.5nm。當閘極絶緣膜使用高介電常數膜（在此為絶緣膜HK）時，比起使用氧化矽膜的情況而言，由於可使閘極絶緣膜的物理膜厚增加，故可獲得能夠降低洩漏電流此等優點。
作為金屬膜ME1、ME2，例如，可使用氮化鈦（TiN）膜、氮化鉭（TaN）膜、氮化鎢（WN）膜、碳化鈦（TiC）膜、碳化鉭（TaC）膜、碳化鎢（WC）膜、碳氮化鉭（TaCN）膜、鈦（Ti）膜、鉭（Ta）膜、鈦鋁（TiAl）膜或是鋁（Al）膜等的金屬膜。另外，在此所謂的金屬膜，係指顯示出金屬傳導特性的導體膜，不僅單體的金屬膜（純金屬膜）或是合金膜，亦包含顯示出金屬傳導特性的金屬化合物膜在內。該金屬膜，可使用例如濺鍍法等形成。
在此，例如利用氮化鈦（TiN）膜形成金屬膜ME1，並利用鋁（Al）膜形成該氮化鈦膜上的金屬膜ME2。此時，宜將鋁膜設置成比氮化鈦膜更厚。鋁膜，由於為低電阻，故可使之後所形成的閘極電極低電阻化。
接著，利用CMP法等將溝槽D3的外部的不要的金屬膜ME1、ME2以及絶緣膜HK研磨除去，藉此在溝槽D3內殘留絶緣膜HK以及金屬膜ME1、ME2。此時，絶緣膜IF6亦被除去。藉此，使控制閘極電極CG、記憶體閘極電極MG以及上部電極UE的各自的頂面露出。另外，利用埋入周邊電路區域1B的閘極絶緣膜GI2上的溝槽D3內的金屬膜ME1、ME2，形成閘極電極G1。
藉此，在周邊電路區域1B中，形成低耐壓的MISFETQ1。MISFETQ1，係具有閘極電極G1，以及閘極電極G1的旁邊的源極、汲極區域的電效電晶體。閘極電極G1的正下方的絶緣膜HK以及閘極絶緣膜GI2，構成MISFETQ1的閘極絶緣膜。閘極電極G1係金屬閘極電極。本實施態樣，將暫置閘極電極DG除去並置換成閘極電極G1。因此，暫置閘極電極DG，係模擬的閘極電極，可視為置換用閘極電極。
另外，本實施態樣，用金屬膜形成閘極電極G1，並以各個電極作為金屬閘極電極。因此，可獲得能夠使電晶體元件小型化（閘極絶緣膜薄膜化）此等優點。
在周邊電路區域1B中，閘極電極G1，其底面以及側壁與閘極絶緣膜GI2上的絶緣膜HK鄰接。亦即，在閘極電極G1與半導體基板SB之間，隔設著閘極絶緣膜GI2與絶緣膜HK，且在閘極電極G1與側壁SW之間，至少隔設著絶緣膜HK。
接著，在層間絶緣膜IL1上，用例如CVD法形成絶緣膜IF7，之後，用微影技術以及蝕刻法對絶緣膜IF7進行加工。藉此，絶緣膜IF7殘留在周邊電路區域1B。亦即，絶緣膜IF7覆蓋閘極電極G1的頂面，惟並未覆蓋控制閘極電極CG、記憶體閘極電極MG以及上部電極UE的各自的頂面。絶緣膜IF7，係由氧化矽膜或是氮化矽膜所構成。
接著，藉由實行與用圖11所説明之步驟同樣的自我對準矽化物程序，以在從絶緣膜IF7露出的控制閘極電極CG、記憶體閘極電極MG以及上部電極UE的各自的頂面上，形成矽化物層S2。在此利用絶緣膜IF7覆蓋閘極電極G1的頂面，是為了防止當在該自我對準矽化物程序中於熱處理後將未反應的金屬膜除去時，將金屬閘極電極（亦即閘極電極G1）與該金屬膜一併除去。亦即，絶緣膜IF7，係閘極電極G1的保護膜。
接著，如圖16以及圖17所示的，形成層間絶緣膜、複數個接觸栓塞以及複數條配線。另外，圖16所示的平面布局，僅顯示出電容元件區域1C的溝槽D1、D2、上部電極UE、元件分離區域EI、井部WL3、n＋ 型半導體區域DF以及接觸栓塞CP。另外，圖16，將在被上部電極UE所覆蓋的部分中的溝槽D1、D2、井部WL3以及元件分離區域EI的輪廓以虛線表示。在此，元件分離區域EI的輪廓與溝槽D1的輪廓以同一虛線表示。圖17的電容元件區域1C，係圖16的A－A線的剖面。
在此，首先，如圖17所示的，用例如CVD法形成覆蓋包含記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C在內的半導體基板SB的頂面整體的層間絶緣膜IL2。層間絶緣膜IL2，由例如氧化矽膜所構成，且覆蓋控制閘極電極CG、記憶體閘極電極MG、閘極電極G1、上部電極UE、絶緣膜IF7以及層間絶緣膜IL1的各自的頂面。
接著，以用微影技術形成於層間絶緣膜IL2上的光阻圖案（圖中未顯示）作為蝕刻遮罩，對層間絶緣膜IL1、IL2以及IF7進行乾蝕刻。藉此，分別形成複數個貫通層間絶緣膜IL1、IL2的接觸孔（開口部、貫通孔），以及貫通層間絶緣膜IL2以及IF7的接觸孔。在各接觸孔的底部，半導體基板SB的主面的一部分（亦即n＋ 型半導體區域DF）的表面上的矽化物層S1的一部分、控制閘極電極CG的表面上的矽化物層S2的一部分、記憶體閘極電極MG的表面上的矽化物層S2的一部分、閘極電極G1的一部分或是上部電極UE的表面上的矽化物層S2的一部分等露出。
接著，在各接觸孔內，形成複數個由鎢（W）等所構成的導電性的接觸栓塞CP，作為連接用的導電體。形成接觸栓塞CP，例如，係在包含接觸孔的內部在內的層間絶緣膜IL2上，形成障蔽導體膜（例如鈦膜、氮化鈦膜或是該等膜層的堆疊膜）。然後，在該障蔽導體膜上以完全填埋各接觸孔內部的方式形成由鎢膜等所構成的主導體膜，然後將接觸孔的外部的不要的主導體膜以及障蔽導體膜利用CMP法或是回蝕法等除去，藉此便可形成接觸栓塞CP。另外，為了簡化圖式，圖17，將構成接觸栓塞CP的障蔽導體膜以及主導體膜（鎢膜）顯示成一體。
埋入接觸孔的接觸栓塞CP，以與n＋ 型半導體區域DF、控制閘極電極CG、記憶體閘極電極MG、閘極電極G1以及上部電極的各自的上部等電連接的方式形成。各接觸栓塞CP，與n＋ 型半導體區域DF上的矽化物層S1的頂面、控制閘極電極CG上的矽化物層S2的頂面、記憶體閘極電極MG上的矽化物層S2的頂面、閘極電極G1的頂面或是上部電極UE上的矽化物層S2的頂面等連接。
另外，在圖17的剖面圖中，控制閘極電極CG、記憶體閘極電極MG以及閘極電極G1的各自之上的接觸孔以及接觸栓塞CP在圖中並未顯示。亦即，在圖中未顯示的區域中接觸栓塞CP分別與在閘極寬度方向上延伸的控制閘極電極CG、記憶體閘極電極MG以及閘極電極G1連接。
接著，在接觸栓塞CP所埋入之層間絶緣膜IL2上形成包含第1層的配線M1在內的第1配線層。配線M1，可用所謂單金屬鑲嵌技術形成。第1配線層，具有層間絶緣膜IL3，以及貫通層間絶緣膜IL3的第1層的配線M1。配線M1的底面，與接觸栓塞CP的頂面連接。之後之步驟的圖式雖省略，惟在第1配線層上，在依序形成第2配線層以及第3配線層等以形成堆疊配線層之後，利用切割步驟使半導體晶圓單片化，製得複數個半導體晶片。
如以上所述的，製造出本實施態樣的半導體裝置。另外，在此係以在暫置閘極電極除去之後形成絶緣膜HK的所謂high－k後製的製造方法為例進行説明，惟亦可使用在暫置閘極電極除去之前形成絶緣膜HK的所謂high－k前製的製造方法。本實施態樣的記憶體單元MC，係於寫入、消去動作使用高電壓者，其電源產生電路，為了電荷累積、平滑化需要大規模的電容元件CE。電容元件CE，藉由將上部電極UE的一部分埋入溝槽D2內，便可使每單位面積的電容增大，並使半導體晶片縮小。
如圖16所示的，在電容元件區域1C中，上部電極UE的一部分所埋入之複數個溝槽D2，各自在第1方向上延伸，且彼此在第2方向上並排配置。以包圍形成了複數個溝槽D2的區域的方式形成了環狀的溝槽D1，在溝槽D1內形成了環狀的元件分離區域EI。上部電極UE在俯視下，覆蓋元件分離區域EI所包圍的全部的溝槽D2，並覆蓋環狀的元件分離區域EI的內側的端部。
複數個接觸栓塞CP，與元件分離區域EI的外側的n＋ 型半導體區域DF的頂面以及上部電極UE的頂面連接。接觸栓塞CP，在元件分離區域EI的正上方與上部電極UE的頂面連接。在電容元件區域1C中，與半導體基板SB（參照圖17）的主面，亦即n＋ 型半導體區域DF的頂面連接的接觸栓塞CP，係用來對電容元件CE的下部電極，亦即上部電極UE的正下方的半導體基板SB（井部WL3）供給電位的連接導體。
本實施態樣的電容元件CE，藉由在複數個溝槽D2內埋入上部電極UE的一部分，便可使上部電極UE與下部電極（半導體基板）的對向面積增大。亦即，比起在平坦的半導體基板（下部電極）上隔著絶緣膜形成上部電極的情況而言，更可使電容元件CE的電容增大。
＜關於非揮發性記憶體的動作＞ 接著，針對非揮發性記憶體的動作例，參照圖41進行説明。
圖41，係表示本實施態樣在「寫入」、「消去」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。圖41的表格記載了分別在「寫入」、「消去」以及「讀取」時，對圖17所示之記憶體單元MC的記憶體閘極電極MG所施加的電壓Vmg、對源極區域所施加的電壓Vs、對控制閘極電極CG所施加的電壓Vcg、對汲極區域所施加的電壓Vd，以及對半導體基板頂面的p型井部所施加的基本電壓Vb。在此所謂的選擇記憶體單元，係指被選擇作為實行「寫入」、「消去」或是「讀取」的對象的記憶體單元。另外，在圖17所示之非揮發性記憶體的例子中，記憶體閘極電極MG的右側的活性區域為源極區域，控制閘極電極CG的左側的活性區域為汲極區域。
另外，圖41的表格所示者係電壓施加條件的較佳的一例，惟並非僅限於此，可因應需要作出各種變更。另外，在本實施態樣中，將對記憶體電晶體的ONO膜ON（參照圖17）中的電荷累積部（亦即氮化矽膜）的電子的注入定義為「寫入」，並將正電洞（hole，正電孔）的注入定義為「消去」。
另外，在圖41的表格中，A欄對應寫入方法為SSI方式且消去方法為BTBT方式的態樣，B欄對應寫入方法為SSI方式且消去方法為FN方式的態樣，C欄對應寫入方法為FN方式且消去方法為BTBT方式的態樣，D欄對應寫入方法為FN方式且消去方法為FN方式的態樣。
SSI方式，可認為係藉由對氮化矽膜注入熱電子以實行記憶體單元的寫入的動作法，BTBT方式，可認為係藉由對氮化矽膜注入熱電洞以實行記憶體單元的消去的動作法，FN方式，可認為係藉由電子或是正電洞的穿隧以實行寫入或是消去的動作法。關於FN方式，用另一種表現方式來說，FN方式的寫入，可認為係藉由對氮化矽膜利用FN隧道效應注入電子以實行記憶體單元的寫入的動作方式，FN方式的消去，可認為係藉由對氮化矽膜利用FN隧道效應注入正電洞以實行記憶體單元的消去的動作方式。以下，具體進行説明。
寫入方式，存在稱為所謂的SSI（Source Side Injection，源極側注入）方式的利用源極側注入而以熱電子注入實行寫入的寫入方式（熱電子注入寫入方式），以及稱為所謂的FN方式的利用FN（Fowler Nordheim，富爾諾罕）穿隧實行寫入的寫入方式（穿隧寫入方式）。
SSI方式的寫入，係將例如圖41的表格的A欄或是B欄的「寫入動作電壓」所示的電壓（Vmg＝10V、Vs＝5V、Vcg＝1V、Vd＝0.5V、Vb＝0V），施加於實行寫入的選擇記憶體單元的各部位，而將電子注入到選擇記憶體單元的ONO膜ON中的氮化矽膜中，以實行寫入。
此時，熱電子，在2個閘極電極（記憶體閘極電極MG以及控制閘極電極CG）之間的下方的通道區域（源極、汲極之間）產生，熱電子注入記憶體閘極電極MG之下的ONO膜ON中的電荷累積部，亦即氮化矽膜。所注入之熱電子（電子），被ONO膜ON中的氮化矽膜中的捕集位準所捕獲，其結果，記憶體電晶體的閾值電壓上升。亦即，記憶體電晶體成為寫入狀態。
FN方式的寫入，係將例如圖41的表格的C欄或是D欄的「寫入動作電壓」所示的電壓（Vmg＝－12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V），施加於實行寫入的選擇記憶體單元的各部位，在選擇記憶體單元中，使電子從記憶體閘極電極MG穿隧並注入到ONO膜ON中的氮化矽膜，藉以實行寫入。此時，電子從記憶體閘極電極MG利用FN穿隧（FN隧道效應）穿過第2氧化矽膜（頂部氧化膜）並注入到ONO膜ON中，被ONO膜ON中的氮化矽膜中的捕集位準所捕獲，其結果，記憶體電晶體的閾值電壓上升。亦即，記憶體電晶體成為寫入狀態。
另外，在FN方式的寫入中，亦可使電子從半導體基板SB穿隧並注入到ONO膜ON中的氮化矽膜以實行寫入，此時，寫入動作電壓，可設為將例如圖41的表格的C欄或是D欄的「寫入動作電壓」的正負反轉者。
消去方法，存在稱為所謂BTBT方式的利用BTBT（Band-To-Band Tunneling，帶間穿隧現象）的熱電洞注入以實行消去的消去方式（熱電洞注入消去方式），以及稱為所謂FN方式的利用FN（Fowler Nordheim，富爾諾罕）穿隧以實行消去的消去方式（穿隧消去方式）。
BTBT方式的消去，係將利用BTBT所產生的正電洞（正電孔）注入到電荷累積部（ONO膜ON中的氮化矽膜）以實行消去。將例如圖41的表格的A欄或是C欄的「消去動作電壓」所示的電壓（Vmg＝－6V、Vs＝6V、Vcg＝0V、Vd＝open、Vb＝0V），施加於實行消去的選擇記憶體單元的各部位。藉此，利用BTBT現象使正電洞產生並使電場加速，以將正電洞注入到選擇記憶體單元的ONO膜ON中的氮化矽膜中，進而使記憶體電晶體的閾值電壓降低。亦即，記憶體電晶體成為消去狀態。
FN方式的消去，係將例如圖41的表格的B欄或是D欄的「消去動作電壓」所示的電壓（Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V），施加於實行消去的選擇記憶體單元的各部位，在選擇記憶體單元中，使正電洞從記憶體閘極電極MG穿隧並注入到ONO膜ON中的氮化矽膜以實行消去。此時，正電洞從記憶體閘極電極MG利用FN穿隧（FN隧道效應）穿過第2氧化矽膜（頂部氧化膜）並注入到ONO膜ON中，被ONO膜ON中的氮化矽膜中的捕集位準所捕獲，其結果，記憶體電晶體的閾值電壓降低。亦即，記憶體電晶體成為消去狀態。
另外，在FN方式的消去中，亦可使正電洞從半導體基板SB穿隧並注入到ONO膜ON中的氮化矽膜以實行消去，此時，消去動作電壓，可設為將例如圖41的表格的B欄或是D欄的「消去動作電壓」的正負反轉者。
在讀取時，將例如圖41的表格的A欄、B欄、C欄或是D欄的「讀取動作電壓」所示的電壓，施加於實行讀取的選擇記憶體單元的各部位。藉由將在讀取時對記憶體閘極電極MG所施加之電壓Vmg，設為在寫入狀態下的記憶體電晶體的閾值電壓與在消去狀態下的閾值電壓之間的數値，便可辨別寫入狀態與消去狀態。
接著，記述關於上述動作中的各施加電壓。從外部到產品晶片的供給電源的電壓，例如，為低耐壓MISFET用的1.5V以及高耐壓MISFET用的5V。在記憶體動作中，該等電壓以外的電壓利用晶片內的電壓產生電路產生。例如，較高的SSI寫入時的Vmg用的10V的電壓，係在由高耐壓MISFET所構成的電壓產生電路中產生。在該電壓產生電路中，為了電荷累積或是電壓平滑化等，圖17的電容元件區域1C所示的電容元件有其必要。
＜關於本實施態樣的功效＞ 以下，說明比較例的半導體裝置（亦即，具有分離閘極型的MONOS記憶體，且具有在半導體基板的頂面的溝槽內，埋入了膜厚較薄的上部電極的電容元件的態樣的半導體裝置）的問題點，並針對本實施態樣的功效進行説明。在此於圖38～40顯示出比較例的半導體裝置的剖面圖。
本實施態樣以及比較例的半導體裝置，如用圖1～圖15所説明的，係將周邊電路區域1B的MISFETQ1，用閘極後製程序形成者。亦即，本實施態樣以及比較例，在形成暫置閘極電極DG（參照圖10），並以層間絶緣膜IL1覆蓋暫置閘極電極DG之後，利用研磨步驟使暫置閘極電極DG的頂面露出，之後將暫置閘極電極DG置換成金屬閘極電極。
由於該等閘極後製程序，會實行研磨各閘極電極的上部的上述研磨步驟，故欲形成由形成於半導體基板上的第1導體膜（下部電極）以及第2導體膜（上部電極）的堆疊膜所構成的電容元件有其困難。這是因為，即使在第1導體膜上形成第2導體膜，第2導體膜也會被該研磨步驟所除去的關係。因此，本實施態樣以及下述比較例，係形成以半導體基板為下部電極，並以半導體基板上的多晶矽膜為上部電極的電容元件。
再者，本實施態樣以及下述比較例，於半導體基板的主面利用乾蝕刻法形成溝槽，並在該溝槽內埋入上部電極的一部分。藉此，使上部電極與半導體基板的對向面積增大，如是便可使電容增大。本案，有時將該等元件稱為溝槽電容元件。
作為比較例，於圖38，顯示出包含記憶體單元區域1A的分離閘極型的MONOS記憶體、周邊電路區域1B的MISFETQ1，以及電容元件區域1C的電容元件CE1在內的半導體裝置的剖面圖。電容元件CE1，包含一部分埋入形成於半導體基板SB的主面的溝槽D2內的上部電極UEa，以及由其正下方的半導體基板SB所構成的下部電極。
如圖38所示的，電容元件CE1，其上部被層間絶緣膜IL1、IL2所覆蓋。在此，該比較例的半導體裝置，比起本實施態樣的半導體裝置而言，電容元件CE1的上部電極UEa的膜厚更小，於此點有所不同。例如，上部電極UEa，係由用來形成記憶體閘極電極MG的多晶矽膜PS2（參照圖8）所形成。亦即，用來形成記憶體閘極電極MG的多晶矽膜PS2的膜厚，比用來形成控制閘極電極CG的多晶矽膜PS1（參照圖6）的膜厚更小，故比較例的上部電極UEa的膜厚，比控制閘極電極CG的厚度更小。
記憶體閘極電極MG的閘極長度，亦即構成記憶體閘極電極MG的多晶矽膜PS2（參照圖8）的膜厚較小的理由，如以下所述。
分離閘極型的MONOS記憶體，具有2個電晶體互相連接的構造。當電流從構成該MONOS記憶體的記憶體單元MC的控制閘極電極CG側的汲極區域流向記憶體閘極電極MG側的源極區域時，包含記憶體閘極電極MG在內的記憶體電晶體的通道電阻較高（若記憶體閘極電極MG的閘極長度較大)，因此會產生電壓下降。藉此，包含控制閘極電極CG在內的控制電晶體的源極電位會上升，故控制電晶體的閘極－源極間電壓會降低，在控制閘極電極CG側電流値會受到抑制。
另一方面，當控制閘極電極CG之下的通道電阻較大時，雖會產生電壓下降，惟並不易導致記憶體電晶體的閘極－源極間電壓的降低。亦即，記憶體電晶體的汲極電壓，雖會受到該電壓下降的影響而降低，惟在飽和區域即使汲極電壓稍微降低，也幾乎不會發生電流變化。因此，即使控制閘極電極CG的閘極長度比記憶體閘極電極MG的閘極長度更大，對記憶體單元的特性的影響仍很小。根據以上所述，記憶體閘極電極MG，比起用來形成控制閘極電極CG的多晶矽膜PS1而言，利用膜厚較小的多晶矽膜PS2形成有其必要。
從防止電壓下降並且提高記憶體單元的動作速度等觀點來看，吾人期望記憶體閘極電極MG的閘極長度更小。因此，為了依照半導體裝置的細微化等目的而縮小記憶體閘極電極MG的閘極長度，可考慮縮小用來形成記憶體閘極電極MG的多晶矽膜PS2的膜厚。在此，當像比較例那樣，係對用來形成記憶體閘極電極MG的多晶矽膜PS2進行加工以形成電容元件CE1的上部電極UEa時，會發生多晶矽膜PS2的膜厚未達溝槽D2的開口寬度的1／2，而無法利用多晶矽膜PS2完全填埋溝槽D2的情況。
此時，如圖38所示的，沿著溝槽D2的側壁以及底面在溝槽D2內形成了上部電極UEa的一部分，於上部電極UEa的頂面，在溝槽D2的正上方形成了很深的凹部。亦即，無法將上部電極UEa的頂面形成為大致平坦。因此，即使實行用圖13所説明的研磨步驟，該凹部仍會殘留在上部電極UEa的頂面。另外，當上部電極UEa的膜厚，比在該研磨步驟之後所形成的控制閘極電極CG的厚度更小時，上部電極UEa的頂面便不會在該研磨步驟中受到研磨。亦即，即使實行研磨，上部電極UEa的頂面仍不會露出，而會依然為層間絶緣膜IL1所覆蓋。
此時，便無法在用圖15所説明的矽化物層S2的形成步驟中，於上部電極UEa的頂面形成矽化物層S2。因此，即使於上部電極UEa的頂面連接接觸栓塞，仍無法降低接觸栓塞與上部電極UEa的連接電阻，故會產生電容元件CE1的特性降低的問題。
另外，當如上所述的在上部電極UEa的頂面的溝槽D2的正上方產生很深的凹部時，會有在側壁SW的形成步驟中於該凹部的內側產生殘渣RD的可能性。此時，殘渣RD會有在之後剝離而成為異物之虞，該異物的發生會成為半導體裝置發生不良情況的原因。
相對於此，在本實施態樣中，控制閘極電極CG以及上部電極UE係利用同一多晶矽膜PS1（參照圖6）形成，故在用圖13所説明的研磨步驟之後，控制閘極電極CG以及上部電極UE具有同等的高度，而從層間絶緣膜IL1露出。因此，在用圖15所説明的第2次的自我對準矽化物程序中，於上部電極UE的頂面形成了矽化物層S2。
因此，可防止像上述比較例那樣，因為上部電極的膜厚較小，而無法於上部電極的頂面形成矽化物層，進而上部電極與接觸栓塞的連接電阻變大。因此，可防止因為該連接電阻的變大而導致電容元件變得無法正常動作，故可使半導體裝置的可靠度提高。
亦即，本實施態樣，即使在用圖13所説明的研磨步驟之後，由於控制閘極電極CG以及上部電極UE具有同樣的膜厚，故上部電極UE的頂面不會被層間絶緣膜IL1所覆蓋。因此，以與上部電極UE的頂面接觸的方式，形成矽化物層S2，如圖17所示的，上部電極UE的頂面，並未被層間絶緣膜IL1所覆蓋，而係被層間絶緣膜IL2所覆蓋。亦即，在俯視下，層間絶緣膜IL1與上部電極UE並未重疊。
另外，由於可防止於上部電極UE的頂面形成很深的凹部，故可防止殘渣RD（參照圖38）殘留在該凹部內，以及，該殘渣RD在之後剝離成為異物，而成為半導體裝置發生故障的原因等狀況。
如上所述的，用來形成控制閘極電極CG的多晶矽膜PS1（參照圖11），由於膜厚比較大，故可利用多晶矽膜PS1完全填埋溝槽D2。多晶矽膜PS1的膜厚比較大的第1理由，係為了防止記憶體單元MC的電晶體特性發生變動，而以某種程度之大小的膜厚形成多晶矽膜PS1。
亦即，研磨步驟前的控制閘極電極CG，必須具有為了形成構成源極、汲極區域的n－ 型半導體區域EX以及n＋ 型半導體區域DF等部位所注入的雜質，不會穿透閘極電極並注入到通道形成部分的高度（厚度）。亦即，在用圖11所説明的離子注入步驟中，若雜質離子穿透控制閘極電極CG並導入半導體基板SB的主面，則電晶體特性會發生變動，為了防止該等情況，上述研磨步驟前的控制閘極電極CG，亦即多晶矽膜PS1（參照圖6），必須以既定厚度以上的厚度形成。
具體而言，在用圖11所説明的離子注入步驟中，控制閘極電極CG的厚度，必須比構成源極、汲極區域的n－ 型半導體區域EX的厚度（深度）以及n＋ 型半導體區域DF的厚度（深度）的其中任一者更大。
另外，多晶矽膜PS1的膜厚比較大的第2理由，係如用圖13所説明的，在採用閘極後製程序的情況下，當研磨層間絶緣膜IL1的頂面時，由於實行利用研磨將控制閘極電極CG的頂面一部分除去的過度研磨，故事先將構成控制閘極電極CG的多晶矽膜PS1的膜厚設置得比較大。
亦即，在閘極後製程序中，利用層間絶緣膜IL1將圖12所示的暫置閘極電極DG以及控制閘極電極CG埋起來。之後，如用圖13所説明的，當利用CMP法等研磨層間絶緣膜IL1的頂面時，欲以精度良好的方式控制研磨量而在暫置閘極電極DG的頂面不會受到除去的情況下使該頂面從層間絶緣膜IL1以及絶緣膜IF5（參照圖12）露出有其困難。因此，在該研磨時，會在暫置閘極電極DG的頂面被研磨除去了某種程度的時點停止研磨，使暫置閘極電極DG的頂面露出。
此時，若控制閘極電極CG以及暫置閘極電極DG的膜厚太小，則之後所形成的控制電晶體以及MISFETQ1會有變得無法正常動作之虞。因此，用來形成控制閘極電極CG以及暫置閘極電極DG的多晶矽膜PS1，有必要事先確保膜厚夠大。
另外，如用圖15所説明的，於周邊電路區域1B形成金屬閘極電極（亦即閘極電極G1）之後，為了使控制閘極電極CG以及記憶體閘極電極MG低電阻化，宜使控制閘極電極CG以及記憶體閘極電極MG的各自的頂面矽化物化，進而設置矽化物層S2。然而，若在用圖13所説明的研磨步驟中控制閘極電極CG變得太薄，則吾人認為上述矽化物層S2會與閘極絶緣膜GI1接觸，閘極絶緣膜GI1與閘極電極的材料會發生反應。此時，會產生控制閘極電極CG的實效工作函數偏移（所謂費米能階釘紮）的現象，並產生MOSFET的閾值電壓的絶對値變大的問題。
因此，當控制閘極電極CG太薄，且所形成之矽化物層S2的膜厚因為各記憶體單元MC而有所差異時，會有控制閘極電極CG被矽化物化到與閘極絶緣膜GI1的頂面接觸的位置的記憶體單元MC，和在矽化物層S2與閘極絶緣膜GI1之間殘留由矽膜所構成的控制閘極電極CG的記憶體單元MC，混合存在之虞。此時，在複數個記憶體單元MC之間特性便參差不齊。因此，為了避免產生該等特性差異，有必要將用來形成控制閘極電極CG的多晶矽膜PS1事先形成得比較厚。
另外，根據製造方法的不同，亦可考慮將用來形成控制閘極電極CG的多晶矽膜與用來形成暫置閘極電極DG的多晶矽膜各別地成膜。此時，吾人認為，該等多晶矽膜的膜厚會有所差異。然而，在像這樣利用各別的多晶矽膜形成控制閘極電極CG以及暫置閘極電極DG的情況下，為了在上述研磨步驟中保持層間絶緣膜IL1以及各閘極電極的各自的頂面的高度的均一性，仍有必要令該等多晶矽膜的膜厚趨於一致。因此，在閘極後製程序中，用來形成控制閘極電極CG的多晶矽膜PS1，其膜厚變得比較大。
另外，在用圖4以及圖5所説明的暫置元件分離區域DEI的除去步驟中，係在將絶緣膜IF1、IF2的堆疊膜殘留於相鄰的各溝槽D2之間的半導體基板SB上的狀態下實行乾蝕刻，惟若將圖4所示的絶緣膜IF1、IF2除去之後才實行該乾蝕刻，則對半導體基板SB的頂面會造成很大的損傷。亦即，由於相鄰的各溝槽D2之間的半導體基板SB的表面露出，故會因為乾蝕刻的電漿而受到損傷，之後所形成的上部電極UE（參照圖17）會成為低品質的電極，進而產生半導體裝置的可靠度降低的問題。
另外，在覆蓋各溝槽D2之間的半導體基板SB的頂面的膜層為氧化矽膜的情況下，該氧化矽膜會在上述乾蝕刻的初期被消除，故同樣地半導體基板SB的表面也會受到損傷，進而產生半導體裝置的可靠度降低的問題。
相對於此，本實施態樣，係將由在上述乾蝕刻中不易被除去的氮化矽膜所構成的絶緣膜IF2以及絶緣膜IF1當作遮罩使用，故可防止乾蝕刻對相鄰的各溝槽D2之間的半導體基板SB的頂面造成損傷。
另外，為了避免如上所述之產生損傷的問題，可考慮不利用乾蝕刻而係利用濕蝕刻實行用圖5所説明的暫置元件分離區域DEI的除去步驟。然而，此時，會產生溝槽D2的底面的端部的角部以及溝槽D2的側壁上部的角部形成突角形狀，而導致在電容元件中於上部電極與下部電極之間流過洩漏電流的問題。
亦即，作為比較例，如圖39以及圖40所示的，當利用濕蝕刻將暫置元件分離區域除去時，溝槽電容元件的上部電極NUE（參照圖39）或是PUE（參照圖40）所埋入之溝槽D2a，其底面端部以及側壁上端均形成突角形狀。溝槽D2a的底面端部以及側壁上端的各自的角部，與圖4所示的溝槽D1的底面端部以及側壁上端的各自的角部同樣，大致上並不呈圓形形狀。因此，在圖39以及圖40所示的該角部容易產生電場集中現象。
另外，圖39以及圖40，係表示比較例的半導體裝置的剖面圖，並將溝槽電容元件的溝槽部位附近的一部分放大表示。圖39，於構成溝槽電容元件的下部電極，亦即半導體基板SB的主面，形成了n型的井部NWL，在半導體基板SB上，隔著絶緣膜IF4，形成了由n型的多晶矽膜所構成的上部電極NUE。圖40，於構成溝槽電容元件的下部電極，亦即半導體基板SB的主面，形成了p型的井部PWL，在半導體基板SB上，隔著絶緣膜IF4，形成了由p型的多晶矽膜所構成的上部電極PUE。
如圖39所示的，由n型的上部電極NUE以及n型的井部NWL所構成的溝槽電容元件，在對n型的上部電極NUE施加正電位時，會在溝槽D2a的上端的角部的井部NWL內產生電場集中現象。藉此，n型半導體的多數載子（亦即電子）會從該角部的井部NWL流出到上部電極NUE側，故該洩漏電流會導致該角部附近的絶緣膜IF4等的壽命減少。因此，會產生作為電容元件的可靠度降低的問題。圖39，以箭號顯示出電子因為上述理由而流出的位置。
另外，如圖40所示的，由p型的上部電極PUE以及p型的井部PWL所構成的溝槽電容元件，在對上部電極PUE施加負電位時，會在溝槽D2a的上端的角部的井部PWL內產生電場集中現象。藉此，p型半導體的多數載子（亦即正電孔）會從該角部的井部PWL流出到上部電極PUE側，故該洩漏電流會導致該角部附近的絶緣膜IF4等的壽命減少。因此，會產生作為電容元件的可靠度降低的問題。圖40，以箭號顯示出電子因為上述理由而流出的位置。
另外，如圖40所示的，由p型的上部電極PUE以及p型的井部PWL所構成的溝槽電容元件，在對電容元件的電極所施加的電場較大的情況下，因為能帶的扭曲，上部電極PUE側的少數載子（亦即電子）會流出到井部PWL側。此時，該電子的流出，因為溝槽D2a的底面端部附近的上部電極PUE，亦即上部電極PUE的角部的電場集中現象而變得特別顯著，該洩漏電流會導致該角部附近的絶緣膜IF4等的壽命減少。圖40，以箭號顯示出電子因為上述理由而流出的位置。
像這樣，會有n型溝槽電容元件因為溝槽D2a的上端部的形狀而容易產生洩漏電流，p型溝槽電容元件因為溝槽D2a的上端部與底面端部的形狀而容易產生洩漏電流的問題存在。
相對於此，本實施態樣，如圖4以及圖5所示的，並非用濕蝕刻而係用乾蝕刻將暫置元件分離區域DEI除去。藉此，溝槽D2的側壁上部的角部，被乾蝕刻削成圓形形狀。另外，溝槽D2的底面的中央部位被乾蝕刻削除，故溝槽D2的底面端部變成圓形形狀。因此，如圖17所示的，在將上部電極UE埋入溝槽D2的狀態下，在對電容元件CE的各電極施加電壓時，可緩和在溝槽D2內的上部電極的底面端部以及溝槽D2的側壁上端的井部WL3所產生的電場。
因此，由於可防止在溝槽電容元件的溝槽D2的角部發生電場集中現象，故可防止在下部電極與上部電極UE之間產生洩漏電流，且可防止隔設在下部電極與上部電極UE之間的絶緣膜IF4的壽命減少。因此，可防止因為洩漏電流的產生或是電容元件CE的壽命的減少而導致半導體裝置的可靠度的降低。
另外，如用圖6所説明的，本實施態樣，對溝槽D2的側壁以及底面，將利用氧化處理形成犠牲氧化膜之後再除去之步驟重複實行2次。因此，可藉由用圖5所説明的乾蝕刻步驟將在溝槽D2的側壁以及底面所產生的損傷除去。因此，可使半導體裝置的可靠度提高。
另外，當利用濕蝕刻將暫置元件分離區域除去時，由於有必要防止溝槽D1（參照圖4）內的元件分離區域EI被濕蝕刻除去，故會產生必須確保溝槽D1與溝槽D2的間隔夠大之必要，因此會產生妨礙半導體裝置趨向細微化的問題。亦即，吾人認為，除了暫置元件分離區域DEI之外，半導體基板SB的主面上的絶緣膜IF1等也會被濕蝕刻（等向性蝕刻）所使用的藥液除去，從光阻膜PR1露出的絶緣膜IF1，會後退到被光阻膜PR1所覆蓋的區域的元件分離區域EI。此時，由於藥液到達元件分離區域EI，故會有連元件分離區域EI也被除去之虞。因此，為了防止該等情況，會產生擴大溝槽D2與溝槽D1之間的距離的必要性。
相對於此，本實施態樣，由於係利用乾蝕刻步驟將暫置元件分離區域除去，故元件分離區域EI不會被除去。因此，可將溝槽D2與溝槽D1之間的距離縮小，並可使半導體裝置更容易趨向細微化。
＜關於第1變化實施例＞ 以下，針對本實施態樣的半導體裝置的第1變化實施例，用圖18以及圖19進行説明。圖18以及圖19，說明本實施態樣的第1變化實施例的半導體裝置的製造方法的剖面圖。圖18以及圖19，與圖1～圖15以及圖17同樣，顯示出記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的剖面。
本變化實施例，係針對在溝槽電容元件的溝槽的角部的可靠度不會發生問題的情況下，利用濕蝕刻（等向性蝕刻）將暫置元件分離區域除去的態樣進行説明。
本變化實施例的製造步驟，首先，在實行用圖1～圖3所説明之步驟之後，如圖18所示的，將絶緣膜IF2除去，接著實行半導體基板SB的主面的洗淨步驟。接著，在半導體基板SB的表面形成犠牲氧化膜，之後，對各區域選擇性地實行離子注入，藉此形成井部WL1～WL3，之後實行熱處理，藉此使井部WL1～WL3內的雜質擴散。
之後，在半導體基板SB的主面上形成光阻膜PR2。在此，比起用圖4所説明的光阻膜PR1而言，在電容元件區域1C，在溝槽D1以及D2彼此之間的光阻膜PR2的終端部，大幅遠離溝槽D1的端部。另外，與圖4的構造不同，在此，電容元件區域1C的溝槽D1與溝槽D2之間離得很遠。
這是因為，必須防止接下來實行的用來除去暫置元件分離區域DEI的濕蝕刻，使溝槽D1內的元件分離區域EI被除去的關係。亦即，有必要防止該濕蝕刻等向地使絶緣膜IF1被除去並後退到溝槽D1，進而導致在電容元件區域1C中被光阻膜PR2所覆蓋的溝槽D1內的元件分離區域EI被除去。因此，在此係以絶緣膜IF1不會後退到溝槽D1的方式，在光阻膜PR2的終端部附近，確保被光阻膜PR2所覆蓋的絶緣膜IF1的寬度夠大。
之後之步驟的詳細圖式雖省略，惟係藉由以光阻膜PR2作為遮罩實行上述濕蝕刻，而將從光阻膜PR2露出的絶緣膜IF1以及暫置元件分離區域DEI除去，藉此，使溝槽D2的側壁以及底面露出。接著，在將光阻膜PR2除去之後，將上述犠牲氧化膜除去。之後，與用圖6所説明之步驟同樣，形成絶緣膜IF3、IF4、多晶矽膜PS1以及絶緣膜IF5。然而，用圖6所説明的2次犠牲氧化步驟，在此並未實行。
之後，實行用圖7～圖17所説明之步驟，藉此圖19所示的本變化實施例的半導體裝置便完成。在此，由於係利用濕蝕刻將暫置元件分離區域DEI除去，故溝槽D2的底面端部以及側壁上部的各自的角部，與溝槽D1同樣，大致上並不呈圓形形狀。
像本變化實施例這樣，在圖39以及圖40所説明的溝槽電容元件的洩漏電流幾乎不會發生而不會造成問題的情況下，即使利用濕蝕刻將暫置元件分離區域DEI（參照圖18）除去，半導體裝置的可靠度也不會降低。像本變化實施例這樣，利用濕蝕刻將暫置元件分離區域DEI除去的態樣，可獲得以下的功效。
亦即，由於並未利用乾蝕刻將溝槽D2內的暫置元件分離區域DEI除去，故可防止因為乾蝕刻而導致對包含溝槽D2的側壁以及底面在內的半導體基板SB的表面造成電漿損傷。
另外，由於如上所述的半導體基板SB的表面不會受到電漿損傷，故在將暫置元件分離區域DEI除去之後，便無必要實行用圖6所説明的2次犠牲氧化步驟。當實行該犠牲氧化步驟時，形成井部WL1～WL3的離子注入步驟，必須在形成了犠牲氧化膜之後實行，惟由於本變化實施例並未實行該犠牲氧化步驟，故可在圖18所示的暫置元件分離區域DEI的除去步驟之前，亦即在光阻膜PR2形成之前便形成井部WL1～WL3。
在此，在分別於記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C以相異的條件實行離子注入以形成井部WL1～WL3時，會在每次形成各井部的離子注入步驟中實行光阻圖案形成、除去。假設，在將暫置元件分離區域DEI除去之後重複該等光阻圖案的形成、除去之步驟的話，則欲將溝槽D2內的光阻圖案完全除去有時會變得很困難。此時，會產生洗淨導致製造成本增加的問題，或是光阻膜的一部分殘留在溝槽D2內使半導體裝置的可靠度降低的問題。
相對於此，本變化實施例，由於可在溝槽D2被暫置元件分離區域DEI所填埋的狀態下形成井部WL1～WL3，故可更容易實行用來各別製作各井部的光阻圖案的形成、除去。
另外，本變化實施例，與用圖1～圖17所説明的實施態樣同樣，係以用來形成控制閘極電極CG的多晶矽膜形成填埋溝槽D2的上部電極UE。因此，比起圖38所示的比較例而言，更可使上部電極UE的頂面的平坦性提高，並可防止因為上部電極UE的頂面的凹部而產生成膜瑕疵。另外，可防止於上部電極UE的頂面形成凹部而在該凹部內產生殘渣或是空隙。另外，由於可防止上部電極UE的頂面變低，故可在上部電極UE上形成矽化物層S2。
＜關於第2變化實施例＞ 以下，針對本實施態樣的半導體裝置的第2變化實施例，用圖20進行説明。圖20，係說明本實施態樣的第2變化實施例的半導體裝置的製造方法的剖面圖。圖20，與圖1～圖15以及圖17同樣，顯示出記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的剖面。
本變化實施例，係針對使圖5所説明的用來除去暫置元件分離區域的乾蝕刻，在暫置元件分離區域完全被除去之前中止，藉此於電容元件的上部電極所埋入的溝槽的底部殘留絶緣膜的態樣進行說明。
本變化實施例的製造步驟，首先，實行與用圖1～圖5所説明之步驟同樣之步驟。然而，在用圖5所説明的乾蝕刻步驟中，並未將暫置元件分離區域DEI（參照圖4）完全除去，而係在各溝槽D2內的底部，殘留由暫置元件分離區域DEI所構成的絶緣膜IF8。亦即，殘留與各溝槽D2的底面接觸的絶緣膜IF8。
因此，溝槽D2的底面並未露出。另外，溝槽D2的側壁上部的角部，如用圖5所説明的形成圓形形狀，惟由於溝槽D2的底面並未受到乾蝕刻，故該底面的端部不會形成圓形形狀，而會與溝槽D1的底面端部的角部同樣形成突角形狀。因此，溝槽D1與D2的各自的底面的高度雖相等，惟相鄰的各溝槽D2之間的半導體基板SB的頂面的高度，比與溝槽D1相鄰的區域的半導體基板SB的主面的位置更低。
之後，如用圖6所説明的，形成絶緣膜IF3、IF4、多晶矽膜PS1以及絶緣膜IF5。在此，由於電容元件區域1C的絶緣膜IF4係利用氧化步驟形成，故並未形成於被絶緣膜IF8所覆蓋的溝槽D2的底面以及溝槽D2的側壁下部。亦即，在溝槽D2內，絶緣膜IF4僅形成於絶緣膜IF8之上。之後，藉由實行用圖7～圖17所説明之步驟，圖20所示之本變化實施例的半導體裝置便完成。
本變化實施例，可獲得以下的功效。亦即，當在溝槽D2內利用熱氧化等的氧化法形成絶緣膜IF4時，在溝槽D2的底部或是其底部的角部，因為溝槽D2的深度等的形狀所形成的應力，絶緣膜IF4的膜厚有時會變小。當像這樣絶緣膜IF4的一部分趨向薄膜化時，會產生絶緣膜IF4的絶緣性降低，進而半導體裝置的可靠度降低的問題。
相對於此，本變化實施例，如圖20所示的，藉由將暫置元件分離區域DEI（參照圖4）的一部分殘留於溝槽D2的底部，便可防止在溝槽D2的底部形成膜厚較小的絶緣膜IF4。因此，可防止在電容元件CE的上部電極UE與下部電極之間產生洩漏電流，故可使半導體裝置的可靠度提高。
另外，在本變化實施例中，溝槽D2的底面端部的角部並非圓形形狀，溝槽D2的底面端部的角部雖無法獲得圓形形狀所致之抑制洩漏電流產生的功效，惟就其他的功效而言，仍可獲得與用圖1～圖17所説明的實施態樣大致相同的功效。
＜關於第3變化實施例＞ 以下，針對本實施態樣的半導體裝置的第3變化實施例，用圖21進行説明。圖21，係說明本實施態樣的第3變化實施例的半導體裝置的製造方法的剖面圖。圖21，與圖1～圖15以及圖17同樣，顯示出記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的剖面。
本變化實施例，與用圖6所説明的絶緣膜IF4的形成方法不同，藉由利用CVD法等的堆積法所形成的堆積膜，形成電容元件的電極分離用的絶緣膜。其他的製造步驟，與用圖1～圖17所説明的製造步驟相同。本變化實施例，可獲得以下的功效。
亦即，如在該第2變化實施例中所説明的，在溝槽D2的底部，利用氧化法所形成的絶緣膜IF4（參照圖6）的膜厚有時會變小，因此會產生半導體裝置的可靠度降低的問題。
因此，本變化實施例，並非利用氧化法而係利用CVD法等，在圖21所示之溝槽D2的底面上以及側壁上，以均一的膜厚堆積形成由氧化矽膜所構成的絶緣膜IF9。藉此，便可防止在溝槽D2的底部，因為絶緣膜的薄膜化而導致可靠度的降低。另外，除此之外，本變化實施例亦可獲得與用圖1～圖17所説明的實施態樣大致相同的功效。
＜關於第4變化實施例＞ 以下，針對本實施態樣的半導體裝置的第4變化實施例，用圖22進行説明。圖22，係說明本實施態樣的第4變化實施例的半導體裝置的製造方法的剖面圖。圖22，與圖1～圖15以及圖17同樣，顯示出記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的剖面。
本變化實施例，與用圖6所説明的絶緣膜IF4的形成方法不同，其利用分別由熱氧化法以及堆積法形成的2層絶緣膜所構成的堆疊絶緣膜，構成用來使電容元件CE的上部電極UE以及下部電極絶緣的絶緣膜。亦即，如用圖6所説明的，在利用熱氧化法形成絶緣膜IF4之後，利用例如CVD法等的堆積法，形成絶緣膜IF9。將如是形成之絶緣膜IF4以及IF9所構成的堆疊膜，殘留作為用來使電容元件CE的上部電極UE以及下部電極絶緣的絶緣膜。其他的製造步驟，與用圖1～圖17所説明的製造步驟相同。本變化實施例，可獲得以下的功效。
亦即，當利用CVD法等堆積形成用來使電容元件的上部電極以及下部電極絶緣的絶緣膜時，該絶緣膜，比起利用熱氧化法等的氧化法所形成的絶緣膜而言，其絶緣性等的可靠度有時會較差。相對於此，本變化實施例，係利用由氧化法所形成的絶緣膜IF4與由堆積法所形成的絶緣膜IF9的堆疊膜，使上部電極UE以及下部電極絶緣。
此時，雖可預見下側的熱氧化膜（亦即絶緣膜IF4），在溝槽D2的底面或是底面角部變薄，惟由於在其上堆疊了由膜厚均勻的氧化矽膜所構成的絶緣膜IF9，故可防止隔開電容元件CE的上部電極UE與下部電極的絶緣膜的可靠度降低。除此之外，本變化實施例，亦可獲得與用圖1～圖17所説明的實施態樣大致相同的功效。另外，在半導體基板SB上，形成了用於半導體裝置的輸入輸出等的高耐壓MISFET（圖中未顯示），本變化實施例以及該第3變化實施例的該高耐壓的MISFET的閘極絶緣膜，亦可使用與用來使電容元件CE的上部電極UE以及下部電極絶緣的絶緣膜以相同步驟形成的膜層。
（實施態樣2） 以下，針對實施態樣2的半導體裝置的製造步驟，用圖23～圖27進行説明。圖23～圖27，係說明本實施態樣的半導體裝置的製造方法的剖面圖。圖23～圖27，與圖1～圖15以及圖17同樣，顯示出記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的剖面。
該實施態樣1，係針對將為了形成埋入元件分離區域以及溝槽電容元件的溝槽而作為遮罩使用的絶緣膜IF2（參照圖4），在暫置元件分離區域DEI（參照圖4）除去之後除去的態樣進行説明。相對於此，以下，係針對在將用來形成上述溝槽而作為遮罩使用的由氮化矽膜所構成的絶緣膜除去之後，將暫置元件分離區域除去的態樣進行説明。另外，本實施態樣，並非使用閘極後製程序，而係使用在周邊電路區域中，在MISFET的源極、汲極區域形成之前形成閘極電極之步驟，亦即所謂的閘極前製程序。
本變化實施例的製造步驟，首先，在實行用圖1～圖3所説明之步驟之後，如圖23所示的，利用濕蝕刻將絶緣膜IF2除去，之後，在半導體基板SB的主面上形成光阻膜PR1。光阻膜PR1的布局，與用例如圖4所説明的光阻膜PR1的布局相同。
接著，如圖24所示的，藉由將光阻膜PR1當作遮罩使用而實行乾蝕刻，以將暫置元件分離區域DEI以及絶緣膜IF1除去，之後，將光阻膜PR1除去。此時，與該實施態樣1不同，由於並未將由氮化矽膜所構成的絶緣膜IF2（參照圖5）當作遮罩使用，故在該蝕刻的較早階段，絶緣膜IF1被除去。因此，直到將暫置元件分離區域DEI全部除去為止，溝槽D2的附近的半導體基板SB的主面，比該實施態樣1的態樣更大幅往後退。尤其，相鄰的各溝槽D2之間的半導體基板SB的頂面的高度顯著降低。亦即，在複數個溝槽D2並排的區域，半導體基板SB的主面的高度顯著降低。
另外，在此所謂的溝槽D2並排的區域，係指在圖23所説明之步驟中，為了將暫置元件分離區域DEI除去而從光阻膜PR1露出的區域。換言之，溝槽D2並排的區域，係指在圖16所示的布局中，被環狀的元件分離區域EI所包圍的區域，亦即，在下部電極（亦即半導體基板）與上部電極UE之間產生電容的區域（活性區域）之內，在用圖23所説明之步驟中光阻開口的區域。上部電極UE的端部，位於元件分離區域EI的正上方，並包圍溝槽D2並排的區域。
接著，如圖25所示的，藉由實行與用圖6所説明之步驟同樣之步驟，以形成絶緣膜IF3、IF4、多晶矽膜PS1。然而，在此並未形成帽蓋絶緣膜，亦即絶緣膜IF5（參照圖6）。在此，由於在形成了複數個溝槽D2的區域，半導體基板SB的主面的高度較低，故形成於該區域上的多晶矽膜PS1的頂面的高度，比其他區域中的多晶矽膜PS1的頂面的高度更低。
在此，在形成絶緣膜IF3、IF4之前，實行半導體基板SB的表面的犠牲氧化步驟，以形成與半導體基板SB的表面接觸的犠牲氧化膜，之後，在形成絶緣膜IF3、IF4之前，實行將該犠牲氧化膜除去之步驟。如是，便可藉由用圖24所説明的乾蝕刻將半導體基板SB的表面所受到的損傷除去。
接著，如圖26所示的，藉由實行與用圖7～圖11所説明之步驟同樣之步驟，以形成記憶體單元MC、MISFETQ2以及電容元件CE。亦即，記憶體單元MC，具有包含控制閘極電極CG在內的控制電晶體，以及包含記憶體閘極電極MG在內的記憶體電晶體，電容元件CE，係由上部電極UE與下部電極所構成，該上部電極UE的頂面的一部分在寬廣的範圍內凹陷，該下部電極由上部電極UE的正下方的半導體基板SB所構成。在周邊電路區域1B，由於並未實行置換成金屬閘極電極之步驟，故MISFETQ1，具有由多晶矽膜PS1所構成的閘極電極G2。
在此，由於並未形成絶緣膜IF5（參照圖6），故藉由用圖11所説明的自我對準矽化物程序，於控制閘極電極CG、記憶體閘極電極MG、閘極電極G2以及上部電極UE的各自的頂面形成矽化物層S1。另外，由於無須像閘極後製程序那樣將暫置閘極電極置換成其他閘極電極，故不會實行用圖13所説明的研磨步驟。
接著，以覆蓋記憶體單元MC、MISFETQ2以及電容元件CE的方式，形成層間絶緣膜IL1。在此，層間絶緣膜IL1的頂面，受到各閘極電極或是上部電極UE等的形狀的影響，而具有凹凸。亦即，在例如閘極電極G2的正上方，層間絶緣膜IL1的頂面隆起成凸狀，該凸狀部的層間絶緣膜IL1的頂面的高度，比其旁邊的區域的層間絶緣膜IL1的頂面的高度更高。同樣地，在上部電極UE的正上方，層間絶緣膜IL1的頂面隆起成凸狀，比起其旁邊的區域的層間絶緣膜IL1的頂面而言，其頂面的高度更高。
然而，在溝槽D2並排的區域的正上方，上部電極UE的頂面的高度，比上部電極UE的横方向的端部的頂面的高度更低。因此，在上部電極UE的正上方的層間絶緣膜IL1的頂面，隆起成凸狀的部分的横方向的中央部位，亦即，溝槽D2並排的區域的正上方的部分，頂面的高度較低。在此，溝槽D2並排的區域，為了確保電容元件CE的電容，在俯視下具有非常寬廣的面積。因此，上部電極UE的正上方的層間絶緣膜IL1的頂面，除了上部電極UE的正上方的區域的端部之外，在寬廣區域內頂面的高度較低。
換言之，溝槽D2並排的區域（活性區域）的正上方的層間絶緣膜IL1的頂面的高度，比上部電極UE的端部的正上方的層間絶緣膜IL1的頂面的高度更低，且比俯視下上部電極UE的旁邊的區域的半導體基板SB（例如，電容元件區域1C的n＋ 型半導體區域DF）的正上方的層間絶緣膜IL1的頂面的高度更高。
該等層間絶緣膜IL1的頂面的形狀，當在之後之步驟利用例如CMP法研磨層間絶緣膜IL1的頂面時，從使該頂面的平坦性提高的觀點來看係有利的。亦即，當在像溝槽D2並排的區域那樣占有寬廣面積的區域的正上方，層間絶緣膜IL1的頂面升高隆起時，利用該研磨步驟使該等區域的層間絶緣膜IL1的頂面與其他區域的層間絶緣膜IL1的頂面平坦化有其困難。
亦即，當溝槽D2並排的區域的正上方的層間絶緣膜IL1的頂面與上部電極UE的端部的正上方的層間絶緣膜IL1的頂面具有同等的高度時，利用該研磨步驟使其平坦化有其困難，因此，會變得無法正常地實行形成於層間絶緣膜IL1上的層間絶緣膜或是配線等的成膜、加工。
相對於此，本實施態樣，在用圖24所説明的乾蝕刻步驟中，不使用氮化矽膜作為遮罩進行蝕刻，藉此降低溝槽D2並排的區域的半導體基板SB的主面的頂面的高度。因此，如圖27所示的，形成於該區域的正上方的上部電極UE以及層間絶緣膜IL1，在寬廣的範圍內其頂面高度降低。藉此，便可獲得利用接下來所實行的研磨步驟使層間絶緣膜IL1的頂面平坦化變得更容易的功效。亦即，可抑制層間絶緣膜IL1的頂面產生高低差。即使無法使層間絶緣膜IL1的頂面完全平坦，仍可減少層間絶緣膜IL1的頂面的高低差的大小。
接著，如圖27所示的，藉由在利用例如CMP法等研磨層間絶緣膜IL1的頂面之後，實行與用圖17所説明之步驟同樣之步驟，以完成本實施態樣的半導體裝置。然而，該研磨步驟，不使控制閘極電極CG、記憶體閘極電極MG以及上部電極UE，還有該等部位之上的矽化物層S1露出。另外，雖實行與用圖17所説明之步驟同樣之步驟，惟由於並無必要形成層間絶緣膜IL2，故在層間絶緣膜IL1上，並未隔著層間絶緣膜IL2，而形成層間絶緣膜IL3以及配線M1。另外，由於在控制閘極電極CG、記憶體閘極電極MG以及上部電極UE的各自的頂面上已形成矽化物層S1，故便無必要實行該實施態樣1所説明的第2次的自我對準矽化物程序（參照圖15）。
另外，在此係針對並未形成絶緣膜IF5（參照圖6）的態樣進行説明，惟亦可在實行用圖6所説明之步驟時，在形成絶緣膜IF5之後，實行形成圖案步驟，而在控制閘極電極CG的正上方殘留絶緣膜IF5。此時，所完成之半導體裝置的控制閘極電極CG的頂面，變成除了對控制閘極電極CG的供電部之外其他部分均被絶緣膜IF5所覆蓋的狀態。
在本實施態樣中，如上所述的，利用研磨步驟使層間絶緣膜IL1的頂面平坦化會變得更容易。藉此，便可降低半導體裝置的製造步驟所需要的成本。另外，由於可輕易使上部電極UE的正上方的層間絶緣膜IL1的頂面的平坦性提高，故可防止形成於層間絶緣膜IL1上的層間絶緣膜或是配線等的成膜、加工步驟無法正常地實行。藉此，便可使半導體裝置的可靠度提高。
除此之外，本變化實施例亦可獲得與用圖1～圖17所説明的實施態樣大致相同的功效。然而，在用圖23以及圖24所説明的乾蝕刻步驟中，由於半導體基板SB的主面並未被由氮化矽膜所構成的絶緣膜IF2（參照圖4以及圖5）所保護，故因為該乾蝕刻而在電容元件區域1C中從光阻膜露出的半導體基板SB的表面所受到的損傷比該實施態樣1更大。然而，該損傷，可利用在絶緣膜IF3、IF4（參照圖25）形成之前所實行的犠牲氧化膜的形成以及除去之步驟取去之。
＜關於變化實施例＞ 以下，針對本實施態樣的半導體裝置的變化實施例，用圖28進行説明。圖28，係說明本實施態樣的變化實施例的半導體裝置的製造方法的剖面圖。圖28，與圖27同樣，顯示出記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的剖面。
本變化實施例，與用圖23～圖24所説明的製造步驟同樣，藉由在並未受到由氮化矽膜所構成之絶緣膜IF2（參照圖4）的保護的狀態下實行乾蝕刻，以降低溝槽D2並排的區域的半導體基板SB的頂面的高度，藉此，使層間絶緣膜IL1（參照圖6）的頂面的平坦化變得更容易。然而，在此係利用閘極後製程序形成周邊電路區域1B的MISFETQ1（參照圖28）。
亦即，本變化實施例的製造步驟，在實行與用圖23～圖25所説明之步驟同樣之步驟之後，在多晶矽膜PS1上形成絶緣膜IF5（參照圖6）。之後，藉由實行與用圖7～圖17所説明之步驟同樣之步驟，圖28所示之本變化實施例的半導體裝置便完成。
在此，藉由用圖13所説明的研磨步驟，上部電極UE的頂面降低，惟溝槽D2並排的區域的正上方的上部電極UE的頂面，比上部電極UE的端部的頂面，亦即，電容元件區域1C的元件分離區域EI的正上方的上部電極UE的頂面的高度更低。換言之，溝槽D2的正上方的上部電極UE的頂面的位置，比電容元件區域1C的元件分離區域EI的正上方的上部電極UE的頂面的位置更低。
因此，在用圖6説明之步驟中所形成的絶緣膜IF5，殘留在上部電極UE的一部分的正上方。亦即，在電容元件CE的活性區域的正上方，在上部電極UE與層間絶緣膜IL2之間形成了絶緣膜IF5，而在上部電極UE的端部與層間絶緣膜IL2之間，並未形成絶緣膜IF5。亦即，上部電極UE的端部的頂面，並未被絶緣膜IF5所覆蓋。另外，當上述的高低差更大時，不僅絶緣膜IF5，有時在其上也會殘留層間絶緣膜IL1。另外，圖28顯示出僅殘留絶緣膜IF5的狀態。
此時，用圖15所説明的第2次的自我對準矽化物程序，不會於被絶緣膜IF5所覆蓋的部位的上部電極UE的頂面形成矽化物層S2。然而，由於溝槽D2並排的區域的正上方的上部電極UE的頂面並非連接接觸栓塞CP的部位，故即使並未形成矽化物層S2也不會造成任何問題。亦即，由於對上部電極UE供給電位的接觸栓塞CP，係與覆蓋上部電極UE的端部的頂面的矽化物層S2的頂面連接，故接觸栓塞CP與上部電極UE的接觸電阻可被壓低。
除此之外，本變化實施例，可獲得與用圖23～圖28所説明的實施態樣大致相同的功效。
（實施態樣3） 以下，針對實施態樣3的半導體裝置的製造步驟，用圖29以及圖30進行説明。圖29，係說明本實施態樣的半導體裝置的製造方法的平面布局。圖30，係說明本實施態樣的半導體裝置的製造方法的剖面圖，且於圖30之中的電容元件區域1C，顯示出圖29的B－B線的剖面圖。圖30，與圖1～圖15以及圖17同樣，顯示出記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的剖面。
圖29所示的平面布局，顯示出電容元件區域1C的溝槽D1、D2、第1上部電極UE1、第2上部電極UE2、元件分離區域EI、井部WL3、n＋ 型半導體區域DF以及接觸栓塞CP。另外，圖29，在被第1上部電極UE1以及第2上部電極UE2所覆蓋的部分中的溝槽D1、D2、井部WL3以及元件分離區域EI的輪廓以虛線表示。另外，被第2上部電極UE2所覆蓋的第1上部電極UE1的輪廓亦以虛線表示。
本實施態樣，係利用閘極前製程序形成各MISFET，且在電容元件的上部電極（第1上部電極）之上，更設置另一上部電極（第2上部電極）者。另外，以下係針對在形成第1上部電極之後，形成用來形成記憶體閘極電極以及第2上部電極的多晶矽膜的態樣進行説明。
本實施態樣的半導體裝置的製造步驟，首先，在實行與用圖1～圖5所説明之步驟同樣之步驟之後，如用圖6所説明之步驟，形成絶緣膜IF3、IF4以及多晶矽膜PS1。然而在此，並未形成絶緣膜IF5（參照圖6）。之後，藉由實行與用圖7所説明之步驟同樣之步驟，以形成控制閘極電極CG。
然而，在此藉由實行形成圖案步驟以形成控制閘極電極CG，同時對電容元件區域1C的多晶矽膜PS1（參照圖7）進行加工以形成第1上部電極UE1。第1上部電極UE1的構造，與該實施態樣1所説明的上部電極相同。之後，藉由實行用圖8所説明之步驟，利用ONO膜ON以及多晶矽膜PS2（參照圖8）覆蓋控制閘極電極CG以及第1上部電極UE1。
接著，在利用光阻膜覆蓋第1上部電極UE1的正上方的多晶矽膜PS2的狀態下，如用圖9所説明的，實行乾蝕刻步驟。如是，將多晶矽膜PS2以及ONO膜ON的各自的一部分除去，藉此於記憶體單元區域1A形成記憶體閘極電極MG，之後將該光阻膜除去。
在此，在被該光阻膜保護而不會受到乾蝕刻的區域，亦即第1上部電極UE1的正上方，隔著ONO膜ON，形成了由多晶矽膜PS2所構成的第2上部電極UE2（參照圖30）。另外，在周邊電路區域1B，多晶矽膜PS1從ONO膜ON以及多晶矽膜PS2露出。
接著，對多晶矽膜PS1進行加工，於周邊電路區域1B，形成由多晶矽膜PS1所構成的閘極電極G2。本實施態樣並未實行閘極後製程序，亦即並未實行將閘極電極置換成金屬閘極電極之步驟。因此，在此形成於周邊電路區域1B的並非暫置閘極電極，而係構成之後所形成的MISFET的閘極電極G2。
接著，藉由實行與用圖11以及圖12所説明之步驟同樣之步驟，以利用層間絶緣膜IL1覆蓋各半導體元件的上部，之後研磨層間絶緣膜IL1的頂面。由於並未實行閘極後製程序，故在之後之步驟中，並未實行用圖13所説明的研磨步驟，以及，用圖14以及圖15所説明的閘極電極的置換步驟。另外，在用圖11所説明之步驟中，於控制閘極電極CG、記憶體閘極電極MG、第1上部電極UE1以及第2上部電極UE2各自所露出的頂面形成矽化物層S1。由於並未實行上述研磨步驟，故該等矽化物層S1以及第2上部電極UE2，即使在之後之步驟也不會被除去而會殘留下來。
接著，藉由實行用圖16以及圖17所説明之步驟，圖29以及圖30所示的本實施態樣的半導體裝置便完成。在此，由於並未形成層間絶緣膜IL2（參照圖17），故在層間絶緣膜IL1上並未隔著層間絶緣膜IL2形成第1配線層。在圖30所未顯示的區域中，如圖29所示的，在半導體基板SB上以並未隔著第1上部電極UE1的方式形成的第2上部電極UE2的頂面與接觸栓塞CP電連接。
另外，當利用帽蓋絶緣膜覆蓋控制閘極電極CG的頂面的一部分時，在用圖6所説明之步驟中，會在多晶矽膜PS1上形成絶緣膜IF5，之後，在用圖7所説明之步驟中，會在控制閘極電極CG的正上方殘留絶緣膜IF5，並將其他區域的絶緣膜IF5除去。藉此，在之後所形成的第1上部電極UE1與第2上部電極UE2之間，便不會殘留絶緣膜IF5。
如圖29所示的，電容元件CE的布局，係在第1上部電極UE1上形成了第2上部電極UE2，此點與該實施態樣1（參照圖16）並不相同。在俯視下，第2上部電極UE2的一部分，與溝槽D2並排的區域以及第1上部電極UE1重疊，其他部分，與元件分離區域EI重疊。在元件分離區域EI的正上方，且在俯視下第2上部電極UE2與第1上部電極UE1並未重疊的區域中，第2上部電極UE2的端部的頂面，與接觸栓塞CP連接。
本實施態樣，可獲得與該實施態樣1大致相同的功效。然而，在此，研磨第1上部電極UE1的頂面之步驟以及在第1上部電極UE1上利用第2次的自我對準矽化物程序形成矽化物層S2（參照圖15）之步驟並未實行。因此，不會產生像用圖38所説明的比較例那樣，因為上部電極的膜厚較小，而於上部電極的頂面無法形成矽化物層的問題。因此，本實施態樣，並非可發揮在該實施態樣1中所説明的功效之中的防止上部電極與接觸栓塞的連接電阻變大的功效者。
另外，本實施態樣，並未實行閘極後製程序。亦即，並未實行用圖13所説明的研磨步驟。因此，可留下在第1上部電極UE1上隔著ONO膜ON形成的第2上部電極UE2。因此，藉由利用由半導體基板SB所構成的下部電極（第1電極）、第1上部電極（第2電極）UE1以及第2上部電極（第3電極）UE2構成電容元件CE，便可在下部電極與第1上部電極UE1之間，以及第1上部電極UE1與第2上部電極UE2之間的2個部位產生電容。藉此，便可形成於俯視下的占有面積較小且電容量較大的電容元件CE。
另外，在此係針對利用形成圖案步驟形成第1上部電極UE1之後形成多晶矽膜PS2，並在之後形成第2上部電極UE2的態樣進行説明，惟亦可在形成第2上部電極UE2之後，使多晶矽膜PS1形成圖案以形成第1上部電極UE1。
（實施態樣4） 以下，針對實施態樣4的半導體裝置的製造步驟，用圖31～圖36進行説明。圖31～圖36，係說明本實施態樣的半導體裝置的製造方法的剖面圖。圖31～圖36，與圖1～圖15以及圖17同樣，顯示出記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的剖面。
該實施態樣1，係針對利用用來形成MONOS記憶體的控制閘極電極的多晶矽膜填埋溝槽電容元件的溝槽內部，藉此形成電容元件的上部電極的態樣進行説明，惟本實施態樣，係利用用來形成MONOS記憶體的記憶體閘極電極的多晶矽膜填埋該溝槽，以形成上部電極。
該實施態樣1，係針對解決當用來形成記憶體閘極電極的多晶矽膜的膜厚較小時，因為在上述溝槽的正上方形成於上部電極的頂面的凹部所導致的問題的態樣進行説明。相對於此，本實施態樣，係針對在可增大用來形成記憶體閘極電極的多晶矽膜的膜厚或是可縮小溝槽電容元件的溝槽的寬度等而不會產生上述凹部的相關問題的情況下所能夠實施的製造步驟進行説明。
本實施態樣的半導體裝置的製造步驟，首先，如圖31所示的，於半導體基板SB的頂面形成複數個溝槽D1以及複數個溝槽D2，之後，在溝槽D1內形成元件分離區域EI，同時在溝槽D2內形成暫置元件分離區域DEI。與用圖1～圖3所説明之步驟的不同，在於將所形成之絶緣膜IF2（參照圖3）在之後的暫置元件分離區域DEI的除去步驟之前除去此點。
接著，如圖32所示的，將絶緣膜IF1除去，接著實行離子注入，藉此將井部WL1、WL2以及WL3分別形成於記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C，之後，使半導體基板SB的主面氧化。藉此，在從元件分離區域EI以及暫置元件分離區域DEI露出的記憶體單元區域1A、周邊電路區域1B以及電容元件區域1C的半導體基板SB的頂面形成絶緣膜IF3。之後，在半導體基板SB的主面上，用例如CVD法依序形成多晶矽膜PS1以及絶緣膜IF5。
接著，用微影技術以及蝕刻法，對絶緣膜IF5、多晶矽膜PS1以及絶緣膜IF3進行加工。藉此，在記憶體單元區域1A，在半導體基板SB的主面上隔著閘極絶緣膜GI1形成由多晶矽膜PS1所構成的控制閘極電極CG。另外，利用該蝕刻，將電容元件區域1C的絶緣膜IF5、多晶矽膜PS1以及絶緣膜IF3除去，藉此使元件分離區域EI、暫置元件分離區域DEI以及半導體基板SB露出。在此，係在利用光阻膜（圖中未顯示）保護周邊電路區域1B的狀態下實行該蝕刻，藉此周邊電路區域1B的多晶矽膜PS1等不會受到加工而會殘留下來。
接著，如圖33所示的，利用由形成於半導體基板SB的主面上的光阻膜PR2所構成的圖案，覆蓋記憶體單元區域1A、周邊電路區域1B。在電容元件區域1C，使半導體基板SB的主面的一部分以及複數個暫置元件分離區域DEI從光阻膜PR2露出。亦即，光阻膜PR2的圖案形狀，與用圖4所説明的光阻膜PR1相同，並未覆蓋溝槽D2並排的區域。
接著，藉由以光阻膜PR2作為遮罩並實行乾蝕刻，而將暫置元件分離區域DEI除去。藉此，複數個溝槽D2的各自的側壁以及底面露出。另外，溝槽D2的附近的半導體基板SB的主面，由於受到乾蝕刻，故其高度後退而降低。另外，溝槽D2的側壁上部的角部與溝槽D2的底面端部的角部，均形成圓形形狀。
接著，如圖34所示的，在將光阻膜PR2除去之後，在半導體基板SB上，用例如CVD法依序形成ONO膜ON以及多晶矽膜PS2。藉此，在記憶體單元區域1A中，由閘極絶緣膜GI1、控制閘極電極CG以及絶緣膜IF5所構成的堆疊膜的側壁以及頂面，被ONO膜ON以及多晶矽膜PS2所覆蓋。另外，在周邊電路區域1B，絶緣膜IF5的頂面，被ONO膜ON以及多晶矽膜PS2所覆蓋。另外，記憶體單元區域1A以及周邊電路區域1B的元件分離區域EI以及半導體基板SB的各自的頂面，被ONO膜ON以及多晶矽膜PS2所覆蓋。
另外，在電容元件區域1C，元件分離區域EI的頂面與包含溝槽D2的側壁以及底面在內的半導體基板SB的頂面，被ONO膜ON以及多晶矽膜PS2所覆蓋。ONO膜ON並未完全填埋溝槽D2，溝槽D2被ONO膜ON以及多晶矽膜PS2完全填埋。亦即，與用圖38所説明的比較例不同，多晶矽膜PS2，具有溝槽D2的開口寬度的1／2以上的膜厚。
因此，在溝槽D2的正上方，形成於多晶矽膜PS2的頂面的凹陷，比無法利用多晶矽膜PS2完全填埋溝槽D2的態樣更小更淺。
接著，如圖35所示的，用微影技術以及乾蝕刻法，將多晶矽膜PS2以及ONO膜ON的各自的一部分除去。藉此，在記憶體單元區域1A，與用圖9所説明的構造同樣，形成了記憶體閘極電極MG。在周邊電路區域1B，多晶矽膜PS2以及ONO膜ON被除去，故絶緣膜IF5的頂面露出。
於電容元件區域1C，形成了一部分埋入複數個溝槽D2內的由多晶矽膜PS2所構成的上部電極UE。藉此，於電容元件區域1C，形成了包含上部電極UE以及由其正下方的半導體基板SB（井部WL3）所構成的下部電極在內的電容元件CE。亦即，在電容元件區域1C，留下溝槽D2並排的區域的正上方的ONO膜ON以及多晶矽膜PS2（參照圖34），並除去其他區域的ONO膜ON以及多晶矽膜PS2，藉此元件分離區域EI的頂面以及半導體基板SB的頂面的一部分從ONO膜ON以及多晶矽膜PS2露出。
在電容元件區域1C中，由ONO膜ON以及上部電極UE所構成的堆疊膜的端部位於與溝槽D2相鄰的元件分離區域EI的正上方，各溝槽D2的側壁以及底面，形成被該堆疊膜所覆蓋的狀態。在該元件分離區域EI以及與該元件分離區域EI相鄰的另一元件分離區域EI之間，半導體基板SB的主面從上述堆疊膜露出。
接著，如圖36所示的，用微影技術以及蝕刻法對周邊電路區域1B的由絶緣膜IF3、多晶矽膜PS1以及絶緣膜IF5所構成的堆疊膜進行加工，藉此形成由絶緣膜IF3所構成的閘極絶緣膜GI2、由多晶矽膜PS1所構成的暫置閘極電極。之後，藉由實行與用圖11～圖17所説明之步驟同樣之步驟，本實施態樣的半導體裝置便完成。亦即，周邊電路區域1B的MISFETQ1，用閘極後製程序形成。
在以上之步驟之中，在與用圖13所説明之步驟同樣實行研磨步驟時，控制閘極電極CG、暫置閘極電極以及上部電極UE的各自的頂面受到研磨而露出。在此，在本實施態樣中，由於多晶矽膜PS2（參照圖34）膜厚比較大，故由多晶矽膜PS2所構成的上部電極UE，具有為了因為該研磨步驟而從層間絶緣膜IL1露出的充分的膜厚。因此，在該研磨步驟中，可防止上部電極UE並未從層間絶緣膜IL1露出，而無法於上部電極UE的頂面形成矽化物層S2的情況。
在此，上部電極UE，在元件分離區域EI的正上方從元件分離區域EI露出。亦即，於元件分離區域EI的正上方的上部電極UE的頂面形成了矽化物層S2，並對該矽化物層S2，連接了接觸栓塞CP。相對於此，在電容元件CE的活性區域，亦即溝槽D2並排的區域，由於用圖33所説明的乾蝕刻步驟使半導體基板SB的頂面的高度降低，以及，於埋入溝槽D2的上部電極UE的頂面形成了較小的凹部，故該區域的正上方的上部電極UE的頂面，被層間絶緣膜IL1所覆蓋。
亦即，在該區域的正上方，在上部電極UE與層間絶緣膜IL2之間隔設了層間絶緣膜IL1。亦即，在用圖13所説明的研磨步驟中，該區域的上部電極UE的頂面並未從層間絶緣膜IL1露出。因此，於該區域的上部電極UE的頂面並未形成矽化物層S2。然而，由於在溝槽D2並排的區域的正上方的上部電極UE的頂面，並非連接接觸栓塞CP的部位，故即使並未形成矽化物層S2也不會造成任何問題。
如以上所説明的，在可增大用來形成記憶體閘極電極MG的多晶矽膜PS2（參照圖34）的膜厚等情況下，利用多晶矽膜PS2形成上部電極UE，可將溝槽D2完全填埋，並可於上部電極UE的頂面的至少一部分形成矽化物層S2。因此，可使上部電極UE的頂面的平坦性提高。另外，可防止該凹部變深而在該凹部內形成殘渣或是空隙。因此，可獲得與該實施態樣1大致相同的功效，並可防止半導體裝置的可靠度降低。
＜關於變化實施例＞ 圖37，顯示出電容元件CE的平面布局，作為本實施態樣的變化實施例。圖37所示的布局，與圖16所示的布局，尤其具備溝槽D2並排的區域，亦即電容元件CE的活性區域的布局，在横方向（圖的縱方向）上，具有比上部電極UE的寬度更大的寬度的特點。
亦即，環狀的元件分離區域EI所包圍的活性區域的一部分的頂面從上部電極UE露出，於形成於所露出之該活性區域的井部WL3的一部分的頂面，連接了複數個用來對下部電極供電的接觸栓塞CP。另外，在俯視下，於環狀的元件分離區域EI的外側的n＋ 型半導體區域DF的頂面，亦連接了用來對下部電極供電的複數個接觸栓塞CP。
像這樣，不限於圖16所示的布局，如圖37所示的，亦可對環狀的元件分離區域EI所包圍的活性區域連接接觸栓塞CP。該布局，亦可適用該實施態樣1～3。當將該布局適用於該實施態樣3時，係將接觸栓塞CP對環狀元件分離區域EI所包圍之活性區域的連接區域，設置在與第1上部電極UE1以及第2上部電極UE2（參照圖29）在俯視下均不重疊的區域。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
除此之外，以下記述實施態樣所記載之內容的一部分。
（1）一種半導體裝置的製造方法，其特徵為包含：（a）準備具有沿著主面並排的第1區域以及第2區域的半導體基板之步驟；（b）於該第2區域的該半導體基板的主面形成第1溝槽之步驟；（c）利用第1絶緣膜覆蓋該第1溝槽的側壁以及底面之步驟；（d）在該（c）步驟之後，藉由在該第1區域以及該第2區域的該半導體基板的主面上形成第1導體膜，以在該第1溝槽內隔著該第1絶緣膜埋入該第1導體膜之步驟；（e）藉由對該第1導體膜進行加工，以形成該第1區域的該半導體基板的主面上的由該第1導體膜所構成的控制閘極電極之步驟；（f）於該控制閘極電極的側壁，隔著內部具有電荷累積部的第2絶緣膜形成記憶體閘極電極之步驟；（g）藉由對該第1導體膜進行加工，以形成埋入該第2區域的該第1溝槽的由該第1導體膜所構成的第1電極之步驟；以及（h）在該（f）步驟之後，於該第1區域的該半導體基板的主面形成一對第1源極、汲極區域之步驟；該控制閘極電極、該記憶體閘極電極以及該一對第1源極、汲極區域，構成非揮發性記憶體的記憶體單元，該第1電極以及該第1電極之下的該半導體基板，構成電容元件。
（2）如（1）所記載的半導體裝置的製造方法，其中，在該（c）步驟中，利用由氧化法所形成的第1絶緣膜覆蓋該第1溝槽的該側壁以及該底面。
（3）如（1）所記載的半導體裝置的製造方法，其中，在該（c）步驟中，利用由堆積法所形成的第1絶緣膜覆蓋該第1溝槽的該側壁以及該底面。
（4）如（1）所記載的半導體裝置的製造方法，其中，該（c）步驟包含：（c1）使該第1溝槽的該側壁以及該底面氧化以形成第6絶緣膜之步驟；以及（c2）藉由在該第1溝槽的該側壁以及該底面上堆積第7絶緣膜，以利用由該第6絶緣膜以及該第7絶緣膜所構成的該第1絶緣膜覆蓋該第1溝槽的該側壁以及該底面之步驟。
（5）如（1）所記載的半導體裝置的製造方法，其中更包含：（b1）在該（b）步驟之後，將第3絶緣膜埋入該第1溝槽內之步驟；以及（b2）在該（c）步驟之前，利用等向性蝕刻除去該第1溝槽內的該第3絶緣膜之步驟。
1A‧‧‧記憶體單元區域
1B‧‧‧周邊電路區域
1C‧‧‧電容元件區域
A－A‧‧‧剖面線
B－B‧‧‧剖面線
CE‧‧‧電容元件
CE1‧‧‧電容元件
CG‧‧‧控制閘極電極
CP‧‧‧接觸栓塞
D1‧‧‧溝槽
D2‧‧‧溝槽
D2a‧‧‧溝槽
D3‧‧‧溝槽
DEI‧‧‧暫置元件分離區域
DF‧‧‧n＋型半導體區域
DG‧‧‧暫置閘極電極
EI‧‧‧元件分離區域
EX‧‧‧n－型半導體區域
G1‧‧‧閘極電極
G2‧‧‧閘極電極
GI1‧‧‧閘極絶緣膜
GI2‧‧‧閘極絶緣膜
HK‧‧‧絶緣膜
IF1‧‧‧絶緣膜
IF2‧‧‧絶緣膜
IF3‧‧‧絶緣膜
IF4‧‧‧絶緣膜
IF5‧‧‧絶緣膜
IF6‧‧‧絶緣膜
IF7‧‧‧絶緣膜
IF8‧‧‧絶緣膜
IF9‧‧‧絶緣膜
IL1‧‧‧層間絶緣膜
IL2‧‧‧層間絶緣膜
IL3‧‧‧層間絶緣膜
M1‧‧‧配線
MC‧‧‧記憶體單元
ME1‧‧‧金屬膜
ME2‧‧‧金屬膜
MG‧‧‧記憶體閘極電極
NUE‧‧‧上部電極
NWL‧‧‧n型的井部
ON‧‧‧ONO膜
PR1‧‧‧光阻膜
PR2‧‧‧光阻膜
PS1‧‧‧多晶矽膜
PS2‧‧‧多晶矽膜
PUE‧‧‧上部電極
PWL‧‧‧p型的井部
Q1‧‧‧MISFET
Q2‧‧‧MISFET
RD‧‧‧殘渣
S1‧‧‧矽化物層
S2‧‧‧矽化物層
SB‧‧‧半導體基板
SW‧‧‧側壁
UE‧‧‧上部電極
UE1‧‧‧第1上部電極
UE2‧‧‧第2上部電極
UEa‧‧‧上部電極
WL1‧‧‧井部
WL2‧‧‧井部
WL3‧‧‧井部
[圖1]係實施態樣1之半導體裝置的製造步驟中的剖面圖。 [圖2]係接續圖1的半導體裝置的製造步驟中的剖面圖。 [圖3]係接續圖2的半導體裝置的製造步驟中的剖面圖。 [圖4]係接續圖3的半導體裝置的製造步驟中的剖面圖。 [圖5]係接續圖4的半導體裝置的製造步驟中的剖面圖。 [圖6]係接續圖5的半導體裝置的製造步驟中的剖面圖。 [圖7]係接續圖6的半導體裝置的製造步驟中的剖面圖。 [圖8]係接續圖7的半導體裝置的製造步驟中的剖面圖。 [圖9]係接續圖8的半導體裝置的製造步驟中的剖面圖。 [圖10]係接續圖9的半導體裝置的製造步驟中的剖面圖。 [圖11]係接續圖10的半導體裝置的製造步驟中的剖面圖。 [圖12]係接續圖11的半導體裝置的製造步驟中的剖面圖。 [圖13]係接續圖12的半導體裝置的製造步驟中的剖面圖。 [圖14]係接續圖13的半導體裝置的製造步驟中的剖面圖。 [圖15]係接續圖14的半導體裝置的製造步驟中的剖面圖。 [圖16]係接續圖15的半導體裝置的製造步驟中的平面布局。 [圖17]係接續圖15的半導體裝置的製造步驟中的剖面圖。 [圖18]係實施態樣1之半導體裝置的第1變化實施例的製造步驟中的剖面圖。 [圖19]係接續圖18的半導體裝置的製造步驟中的剖面圖。 [圖20]係實施態樣1之半導體裝置的第2變化實施例的製造步驟中的剖面圖。 [圖21]係實施態樣1之半導體裝置的第3變化實施例的製造步驟中的剖面圖。 [圖22]係實施態樣1之半導體裝置的第4變化實施例的製造步驟中的剖面圖。 [圖23]係實施態樣2之半導體裝置的製造步驟中的剖面圖。 [圖24]係接續圖23的半導體裝置的製造步驟中的剖面圖。 [圖25]係接續圖24的半導體裝置的製造步驟中的剖面圖。 [圖26]係接續圖25的半導體裝置的製造步驟中的剖面圖。 [圖27]係接續圖26的半導體裝置的製造步驟中的剖面圖。 [圖28]係實施態樣2之半導體裝置的變化實施例的製造步驟中的剖面圖。 [圖29]係實施態樣3之半導體裝置的製造步驟中的平面布局。 [圖30]係接續圖28的半導體裝置的製造步驟中的剖面圖。 [圖31]係實施態樣4之半導體裝置的製造步驟中的剖面圖。 [圖32]係接續圖31的半導體裝置的製造步驟中的剖面圖。 [圖33]係接續圖32的半導體裝置的製造步驟中的剖面圖。 [圖34]係接續圖33的半導體裝置的製造步驟中的剖面圖。 [圖35]係接續圖34的半導體裝置的製造步驟中的剖面圖。 [圖36]係接續圖35的半導體裝置的製造步驟中的剖面圖。 [圖37]係實施態樣4之半導體裝置的變化實施例的製造步驟中的平面布局。 [圖38]係比較例之半導體裝置的剖面圖。 [圖39]係比較例之半導體裝置的剖面圖。 [圖40]係比較例之半導體裝置的剖面圖。 [圖41]係表示在「寫入」、「消去」以及「讀取」時對選擇記憶體單元的各部位的電壓施加條件的一例的表格。
1A‧‧‧記憶體單元區域
1B‧‧‧周邊電路區域
1C‧‧‧電容元件區域
A-A‧‧‧剖面線
CE‧‧‧電容元件
CG‧‧‧控制閘極電極
CP‧‧‧接觸栓塞
D1‧‧‧溝槽
D2‧‧‧溝槽
D3‧‧‧溝槽
DF‧‧‧n+型半導體區域
EI‧‧‧元件分離區域
EX‧‧‧n-型半導體區域
G1‧‧‧閘極電極
GI1‧‧‧閘極絶緣膜
GI2‧‧‧閘極絶緣膜
HK‧‧‧絶緣膜
IF4‧‧‧絶緣膜
IF7‧‧‧絶緣膜
IL1‧‧‧層間絶緣膜
IL2‧‧‧層間絶緣膜
IL3‧‧‧層間絶緣膜
M1‧‧‧配線
MC‧‧‧記憶體單元
ME1‧‧‧金屬膜
ME2‧‧‧金屬膜
MG‧‧‧記憶體閘極電極
ON‧‧‧ONO膜
Q1‧‧‧MISFET
S1‧‧‧矽化物層
S2‧‧‧矽化物層
SB‧‧‧半導體基板
SW‧‧‧側壁
UE‧‧‧上部電極
WL1‧‧‧井部
WL2‧‧‧井部
WL3‧‧‧井部

Claims (20)

  1. 一種半導體裝置的製造方法，其特徵為包含： （a）準備具有沿著主面並排的第1區域以及第2區域的半導體基板之步驟； （b）於該第2區域的該半導體基板的主面形成第1溝槽之步驟； （c）利用第1絶緣膜覆蓋該第1溝槽的側壁以及底面之步驟； （d）在該（c）步驟之後，藉由在該第1區域以及該第2區域的該半導體基板的主面上形成第1導體膜，以在該第1溝槽內隔著該第1絶緣膜埋入該第1導體膜之步驟； （e）藉由對該第1區域的該第1導體膜進行加工，以形成由該第1導體膜所構成的控制閘極電極之步驟； （f）於該控制閘極電極的側壁，隔著內部具有電荷累積部的第2絶緣膜形成記憶體閘極電極之步驟； （g）藉由對該第1導體膜進行加工，以形成埋入該第2區域的該第1溝槽之由該第1導體膜所構成的第1電極之步驟；以及 （h）在該（f）步驟之後，於該第1區域的該半導體基板的主面形成一對第1源極、汲極區域之步驟； 該控制閘極電極、該記憶體閘極電極以及該一對第1源極、汲極區域，構成非揮發性記憶體的記憶體單元； 該第1電極以及該第1電極之下方的該半導體基板，構成電容元件。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該（f）步驟包含： （f1）在該半導體基板上，依序堆疊該第2絶緣膜以及第2導體膜之步驟；以及 （f2）對該第2絶緣膜以及該第2導體膜進行加工，於該控制閘極電極的側壁隔著該第2絶緣膜形成由該第2導體膜所構成的該記憶體閘極電極之步驟； 該第2導體膜的膜厚，比該第1導體膜的膜厚更小。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該（b）步驟，在該第1區域的該半導體基板的主面形成第2溝槽，並在該第2區域的該半導體基板的主面形成該第1溝槽，且更包含： （b1）在該（b）步驟之後，藉由將第3絶緣膜分別埋入該第2溝槽內以及該第1溝槽內，以在該第2溝槽內，形成由該第3絶緣膜所構成的元件分離區域之步驟；以及 （b2）在該（c）步驟之前，對該第1溝槽內的該第3絶緣膜實行異向性蝕刻之步驟。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中， 該第1溝槽的該側壁之上端的角部，比該第2溝槽的側壁之上端的角部，曲率半徑更大。
  5. 如申請專利範圍第4項之半導體裝置的製造方法，其中， 該第1溝槽的該底面之端部的角部，比該第2溝槽的底面之端部的角部，曲率半徑更大。
  6. 如申請專利範圍第4項之半導體裝置的製造方法，其中， 於該（b2）步驟，殘留了與該第1溝槽的該底面接觸的該第3絶緣膜； 於該（c）步驟，形成覆蓋從該第3絶緣膜露出的該第1溝槽之該側壁的第5絶緣膜，並利用包含該第5絶緣膜與該第3絶緣膜在內的該第1絶緣膜，覆蓋該第1溝槽的該側壁以及該底面。
  7. 如申請專利範圍第3項之半導體裝置的製造方法，其中， 在該（b2）步驟之後，與該第1溝槽鄰接的該半導體基板之頂面的位置，比與該第2溝槽鄰接的該半導體基板之頂面的位置更低。
  8. 如申請專利範圍第3項之半導體裝置的製造方法，其中， 在該（b2）步驟之後，該第1溝槽的該底面的位置，比該第2溝槽的底面的位置更低。
  9. 如申請專利範圍第3項之半導體裝置的製造方法，其中， 於該（b）步驟，藉由將包含氮化矽在內的第4絶緣膜當作遮罩使用而實行異向性蝕刻，以形成該第2溝槽以及該第1溝槽； 於該（b2）步驟，藉由異向性蝕刻將該第2區域的該第4絶緣膜以及該第3絶緣膜除去。
  10. 如申請專利範圍第3項之半導體裝置的製造方法，其中， 於該（b）步驟，藉由將形成於該半導體基板上且包含氮化矽在內的第4絶緣膜當作遮罩使用而實行異向性蝕刻，以形成該第2溝槽以及該第1溝槽； 於該（b2）步驟，藉由異向性蝕刻將該第2區域的該第4絶緣膜以及該第3絶緣膜除去。
  11. 如申請專利範圍第3項之半導體裝置的製造方法，其中， 在該（b）步驟，於該第1區域的該半導體基板的主面形成該第2溝槽，並於該第2區域的該半導體基板的主面形成該第2溝槽以及該第1溝槽； 該第1溝槽的正上方的該第1電極之頂面的位置，比該第2區域的該第2溝槽內的該元件分離區域之正上方的該第1電極之頂面的位置更低。
  12. 如申請專利範圍第11項之半導體裝置的製造方法，更包含： （i）在該半導體基板上，形成覆蓋該控制閘極電極、該記憶體閘極電極以及該第1電極的第1層間絶緣膜之步驟；以及 （j）研磨該第1層間絶緣膜的頂面之步驟。
  13. 如申請專利範圍第12項之半導體裝置的製造方法，其中， 於該（j）步驟，藉由研磨該第1層間絶緣膜的頂面，使該元件分離區域的正上方的該第1電極的頂面露出； 更包含：（k）在該（j）步驟之後，形成覆蓋該第1層間絶緣膜的頂面以及該第1電極的頂面的第2層間絶緣膜之步驟； 於該第1溝槽的正上方，在該第1電極與該第2層間絶緣膜之間，隔設著該第1層間絶緣膜。
  14. 如申請專利範圍第13項之半導體裝置的製造方法，更包含： （j1）在該（j）步驟之後，且在該（k）步驟之前，於從該第1層間絶緣膜露出的該第1電極的頂面形成矽化物層之步驟；以及 （l）形成貫通該第2層間絶緣膜，並與該矽化物層連接的接觸栓塞之步驟。
  15. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該（f）步驟包含： （f1）在該第1區域的該半導體基板上以及該第1導體膜上，依序堆疊該第2絶緣膜以及第2導體膜之步驟；以及 （f2）藉由對該第2絶緣膜以及該第2導體膜進行加工，以形成該記憶體閘極電極，並在該第2區域中，於該第1導體膜上隔著該第2絶緣膜，形成由該第2導體膜所構成的第2電極之步驟； 該第1電極、該第1電極之下方的該半導體基板以及該第2電極，構成該電容元件。
  16. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 於該半導體基板的主面，具有與該第1區域以及該第2區域並排的第3區域； 於該（d）步驟，在該第1區域～第3區域的該半導體基板的主面上形成該第1導體膜； 且更包含： （e1）藉由對該第3區域的該第1導體膜進行加工，以形成由該第1導體膜所構成的模擬閘極電極之步驟； （h1）在該（e1）步驟之後，於該第3區域的該半導體基板的主面形成一對第2源極、汲極區域之步驟； （i）在該（h）步驟以及該（h1）步驟之後，在該半導體基板上，形成覆蓋該控制閘極電極、該記憶體閘極電極、該模擬閘極電極以及該第1電極的第1層間絶緣膜之步驟； （j）藉由研磨該第1層間絶緣膜的頂面，使該模擬閘極電極的頂面露出之步驟；以及 （j1）於該（j）步驟之後，在藉由將該模擬閘極電極除去，以於該第3區域的該第1層間絶緣膜形成第3溝槽之後，在該第3溝槽內形成金屬閘極電極之步驟； 該金屬閘極電極以及該一對第2源極、汲極區域，構成電效電晶體。
  17. 一種半導體裝置的製造方法，其特徵為包含： （a）準備具有沿著主面並排的第1區域以及第2區域的半導體基板之步驟； （b）於該第2區域的該半導體基板的主面形成第1溝槽之步驟； （c）將第3絶緣膜埋入該第1溝槽內之步驟； （d）於該（c）步驟之後，在該第1區域以及該第2區域的該半導體基板的主面上形成第1導體膜之步驟； （e）藉由對該第1導體膜進行加工，以在該第1區域，形成由在該半導體基板的主面上的該第1導體膜所構成的控制閘極電極，並在該第2區域，將該第1導體膜除去，使該第3絶緣膜露出之步驟； （f）將該第1溝槽內的該第3絶緣膜除去之步驟； （g）在該（f）步驟之後，藉由在該半導體基板上，依序堆疊內部具有電荷累積部的第2絶緣膜以及第2導體膜，以利用該第2絶緣膜以及該第2導體膜填埋該第1溝槽內部之步驟； （h）藉由對該第2絶緣膜以及該第2導體膜進行加工，以在該第1區域，於該控制閘極電極的側壁隔著該第2絶緣膜形成由該第2導體膜所構成的記憶體閘極電極，並在該第2區域，形成由該第2導體膜所構成的第1電極之步驟；以及 （i）在該（h）步驟之後，於該第1區域的該半導體基板的主面形成一對第1源極、汲極區域之步驟； 該控制閘極電極、該記憶體閘極電極以及該一對第1源極、汲極區域，構成非揮發性記憶體的記憶體單元； 該第1電極以及該第1電極之下方的該半導體基板，構成電容元件。
  18. 一種半導體裝置，其特徵為包含： 半導體基板，其具有沿著主面並排的第1區域以及第2區域； 控制閘極電極，其在該第1區域中，形成於該半導體基板上； 記憶體閘極電極，其在該第1區域中，與該控制閘極電極相鄰，形成於該半導體基板上； 第2絶緣膜，其形成於該控制閘極電極與該記憶體閘極電極之間以及該半導體基板與該記憶體閘極電極之間，且內部具有電荷累積部； 一對源極、汲極區域，其形成於該第1區域的該半導體基板的主面； 元件分離區域，其埋入形成於該第1區域的半導體基板的主面的第2溝槽內； 第1溝槽，其形成於該第2區域的半導體基板的主面； 第1電極，其形成於該半導體基板上，並填埋該第1溝槽；以及 第1絶緣膜，其隔設在該半導體基板與該第1電極之間； 該控制閘極電極、該記憶體閘極電極以及該一對源極、汲極區域，構成非揮發性記憶體的記憶體單元； 該第1電極以及該第1電極之下方的該半導體基板，構成電容元件； 該控制閘極電極與該第1電極，係由同一層的膜層所構成。
  19. 如申請專利範圍第18項之半導體裝置，其中， 該記憶體閘極電極的閘極長度，比該第1電極的膜厚更小。
  20. 如申請專利範圍第18項之半導體裝置，其中， 該第1溝槽的側壁之上端的角部，比該第2溝槽的側壁的上端的角部，曲率半徑更大； 該第1溝槽的底面之端部的角部，比該第2溝槽的底面的端部的角部，曲率半徑更大。
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