TWI717465B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明的課題是藉由使用閘極後製製程(Gate-last process)來將虛擬閘極電極置換成金屬閘極電極而形成MISFET時，與控制閘極電極(CG)及虛擬閘極電極的各個的上的蓋絕緣膜及層間絕緣膜一起研磨，防止層間絕緣膜的上面被過度研磨，發生凹陷(dishing)。

其解決手段是在閘極後製製程中，形成覆蓋控制閘極電極(CG)及虛擬閘極電極(DG1~DG3)以及該等之上的蓋絕緣膜的層間絕緣膜(IL1)，將層間絕緣膜(IL1)的上面研磨，而使蓋絕緣膜從層間絕緣膜(IL1)露出之後，進行蝕刻來選擇性除去蓋絕緣膜，接著，將層間絕緣膜(IL1)的上面研磨。

Description

半導體裝置及其製造方法
本發明是有關半導體裝置及其製造方法，例如可利用在具有金屬閘極電極的半導體裝置的製造。
作為形成於可微細化的次世代的微電腦的邏輯部的電晶體，有包含金屬閘極電極及高介電常數膜(high-k膜)的電晶體為人所知。如此的電晶體的形成方法是有在基板上形成虛擬閘極電極之後，將該虛擬閘極電極置換成金屬閘極電極之所謂的閘極後製製程為人所知。
並且，在MISFET(Metal Insulator Semiconductor Field Effect Transistor)的閘極電極之下，具有以氧化膜所包圍的導電性的浮遊閘極電極或捕捉性絕緣膜之記憶格(memory cell)被廣泛使用，作為可電性地寫入．消去的不揮發性半導體記憶裝置。作為使用捕捉性絕緣膜的不揮發性半導體記憶裝置，有MONOS(Metal Oxide Nitride Oxide Semiconductor)型的分離閘極(split gate)型cell。
在專利文獻1(特開2014-154790號公報)中記載：在混載記憶格及邏輯部的MISFET時，形成MISFET的源極．汲極領域上的矽化物層，接著，藉由閘極後製製程來形成MISFET的金屬閘極電極之後，在記憶格的閘極電極上形成矽化物層。
在專利文獻2(特表2002-526920號公報)中記載：形成將虛擬閘極電極及氮化膜依序層疊後的層疊膜，將埋入該層疊膜的氧化膜成膜後，研磨該氧化膜的上面而使該氮化膜露出，接著除去該氮化膜及虛擬閘極電極，在藉此形成的溝內形成金屬閘極電極。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2014-154790號公報
[專利文獻2]日本特表2002-526920號公報
在進行閘極後製製程的半導體裝置的製造工程中，有在之後置換成金屬閘極電極的虛擬閘極電極上形成氮化矽膜作為蓋絕緣膜的情況。然後，形成埋入虛擬閘極電極及氮化矽膜的氧化矽膜，接著，從上方研磨該氧化矽膜及該氮化矽膜，藉此使虛擬閘極電極的上面露出。
此時，起因於氮化矽與氧化矽的研磨速率的不同，氧化矽膜會被過度切削，氧化矽膜的上面凹陷，產生所謂的凹陷的問題。凹陷是成為製造工程中的殘渣的發生、接觸柱塞的形成不良、閘極電極及源極．汲極領域的相互間的短路等的原因。
其他的課題及新穎的特徵可由本說明書的記述及附圖明確得知。
在本案中所揭示的實施形態之中，若簡單地說明代表性者的概要，則如其次般。
一實施形態的半導體裝置的製造方法是在藉由閘極後製製程來形成MISFET時，研磨層間絕緣膜的上面，使被形成於虛擬閘極電極上由氮化矽膜所成的蓋絕緣膜露出後，藉由蝕刻來除去蓋絕緣膜，接著，研磨層間絕緣膜的上面，然後，將虛擬閘極電極置換成金屬閘極電極。
其他的實施形態的半導體裝置是埋入複數的MISFET的各個的閘極電極彼此之間，露出該等的閘極電極的上面之層間絕緣膜的上面的位置會比各閘極電極的上面的位置更高。
若根據一實施形態，則可使半導體裝置的可 靠度提升。特別是可防止凹陷所引起的接觸不良的發生。
1A‧‧‧記憶格領域
1B‧‧‧第1低耐壓電晶體領域
1C‧‧‧高耐壓電晶體領域
1D‧‧‧第2低耐壓電晶體領域
CG‧‧‧控制閘極電極
DG1~DG3‧‧‧虛擬閘極電極
EI‧‧‧元件分離領域
GI‧‧‧閘極絕緣膜
IF1~IF4、IF6‧‧‧絕緣膜
IL1~IL3‧‧‧層間絕緣膜
MC‧‧‧記憶格
MG‧‧‧記憶體閘極電極
ON‧‧‧ONO膜
SB‧‧‧半導體基板
S1、S2‧‧‧矽化物層
圖1是實施形態1的半導體裝置的製造工程中的剖面圖。
圖2是接續於圖1的半導體裝置的製造工程中的剖面圖。
圖3是接續於圖2的半導體裝置的製造工程中的剖面圖。
圖4是接續於圖3的半導體裝置的製造工程中的剖面圖。
圖5是接續於圖4的半導體裝置的製造工程中的剖面圖。
圖6是接續於圖5的半導體裝置的製造工程中的剖面圖。
圖7是接續於圖6的半導體裝置的製造工程中的剖面圖。
圖8是接續於圖7的半導體裝置的製造工程中的剖面圖。
圖9是接續於圖8的半導體裝置的製造工程中的剖面圖。
圖10是接續於圖9的半導體裝置的製造工程中的剖面圖。
圖11是接續於圖10的半導體裝置的製造工程中的剖面圖。
圖12是接續於圖11的半導體裝置的製造工程中的剖面圖。
圖13是接續於圖12的半導體裝置的製造工程中的剖面圖。
圖14是接續於圖13的半導體裝置的製造工程中的剖面圖。
圖15是接續於圖14的半導體裝置的製造工程中的剖面圖。
圖16是接續於圖15的半導體裝置的製造工程中的剖面圖。
圖17是接續於圖16的半導體裝置的製造工程中的剖面圖。
圖18是接續於圖17的半導體裝置的製造工程中的剖面圖。
圖19是接續於圖18的半導體裝置的製造工程中的剖面圖。
圖20是接續於圖19的半導體裝置的製造工程中的剖面圖。
圖21是接續於圖20的半導體裝置的製造工程中的剖面圖。
圖22是接續於圖21的半導體裝置的製造工程中的剖面圖。
圖23是接續於圖22的半導體裝置的製造工程中的剖面圖。
圖24是接續於圖23的半導體裝置的製造工程中的剖面圖。
圖25是表示往「寫入」、「消去」及「讀出」時的選擇記憶格的各部位之電壓的施加條件之一例的表。
圖26是實施形態2的半導體裝置的製造工程中的剖面圖。
圖27是接續於圖26的半導體裝置的製造工程中的剖面圖。
圖28是接續於圖27的半導體裝置的製造工程中的剖面圖。
圖29是實施形態3的半導體裝置的製造工程中的剖面圖。
圖30是接續於圖29的半導體裝置的製造工程中的剖面圖。
圖31是接續於圖30的半導體裝置的製造工程中的剖面圖。
圖32是比較例的半導體裝置的製造工程中的剖面圖。
圖33是接續於圖32的半導體裝置的製造工程中的剖面圖。
圖34是接續於圖33的半導體裝置的製造工程中的剖面圖。
圖35是接續於圖34的半導體裝置的製造工程中的剖面圖。
以下，根據圖面詳細說明實施形態。另外，在用以說明實施形態的全圖中，對具有同一機能的構件附上同一符號，其重複的說明是省略。並且，在以下的實施形態中，除了特別必要時以外，原則上是不重複同一或同樣的部分的說明。
本實施形態及以下的實施形態的半導體裝置是具備不揮發性記憶體(不揮發性記憶元件、快閃記憶體、不揮發性半導體記憶裝置)的半導體裝置。在本實施形態中，不揮發性記憶體是根據以n通道型MISFET(MISFET：Metal Insulator Semiconductor Field Effect Transistor)作為基本的記憶格進行說明。
並且，本實施形態及在以下的實施形態的極性(寫入．消去．讀出時的施加電壓的極性或載子的極性)是為了說明以n通道型MISFET作為基本的記憶格時的動作者，以p通道型MISFET作為基本時，藉由使施加電位或載子的導電型等的全部的極性反轉，原理上可取得相同動作。並且，在本案中，將金屬膜與半導體膜會反應而被形成的矽化物層和半導體膜區別說明。亦即，在本案所謂的矽化物是金屬與矽的化合物，不是半導體。
(實施形態1) <有關半導體裝置的製造方法>
參照圖1~圖24來說明有關本實施形態的半導體裝置的製造方法。
圖1~圖24是本實施形態的半導體裝置的製造工程中的剖面圖。在圖1~圖24中，從各圖的左側往右側，依序表示記憶格領域1A、第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D。表示在記憶格領域1A中形成有不揮發性記憶體的記憶格，在第1低耐壓電晶體領域1B及第2低耐壓電晶體領域1D中形成有低耐壓的MISFET，在高耐壓電晶體領域1C中形成有高耐壓電晶體的情況。
在此，說明有關在記憶格領域1A形成由n通道型的MISFET(控制電晶體及記憶電晶體)所成的記憶格的情況，但亦可將導電型形成相反，在記憶格領域1A形成由p通道型的MISFET(控制電晶體及記憶電晶體)所成的記憶格。同樣，在此雖是說明有關在第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D形成n通道型的MISFET的情況，但亦可將導電型形成相反，形成p通道型的MISFET。
並且，亦可在第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D形成n通道型的MISFET及p通道型的MISFET的雙方，亦即CMISFET(Complementary MISFET)。第1低耐壓電晶 體領域1B是將低耐壓電晶體形成比較密的領域，第2低耐壓電晶體領域1D是將低耐壓電晶體形成比較疏的領域。亦即，被複數形成於第1低耐壓電晶體領域1B的虛擬閘極電極或金屬閘極電極等的閘極圖案彼此之間的距離是形成比被複數形成於第2低耐壓電晶體領域1D的虛擬閘極電極或金屬閘極電極等的閘極圖案彼此之間的距離更小。
在製造本實施形態的半導體裝置的工程中，首先，如圖1所示般，準備例如由具有1~10Ωcm程度的比電阻之p型的單結晶矽(Si)等所成的半導體基板(半導體晶圓)SB。然後，在半導體基板SB的主面形成規定活性領域的複數的元件分離領域EI。
元件分離領域EI是由氧化矽等的絕緣體所成，例如可藉由STI(Shallow Trench Isolation)法或LOCOS(Local Oxidation of Silicon)法等來形成。元件分離領域EI是例如藉由在記憶格領域1A、第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的各個之間的半導體基板SB的主面被埋入的絕緣膜所形成。
其次，雖圖示省略，但實際在記憶格領域1A、第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的各個的半導體基板SB的主面形成p型阱。p型阱是例如可藉由將硼(B)等的p型的雜質予以離子注入至半導體基板SB等來形成。另外， 在記憶格、高耐壓的MISFET或低耐壓的MISFET等的各個的形成領域中形成的p型阱是亦可在同離子注入工程形成，但為了各元件的特性的最適化，亦可在各個的領域中，在不同的離子注入工程形成。
其次，如圖2所示般，在半導體基板SB的主面上形成高耐壓電晶體的閘極絕緣膜用的絕緣膜IF1。亦即，在記憶格領域1A、第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的半導體基板SB的上面上形成厚度比較大的絕緣膜IF1。例如可使用氧化矽膜作為絕緣膜IF1。
高耐壓電晶體領域1C的絕緣膜IF1是成為之後形成的高耐壓電晶體的閘極絕緣膜的膜，因此需要具有5~12V程度的耐壓性能。因此，絕緣膜IF1的膜厚是需要15~20nm程度。在此，絕緣膜IF1的膜厚是例如16nm。絕緣膜IF1是例如可藉由乾式氧化法、濕式氧化法或ISSG(In-Situ Steam Generation)氧化法來形成。
並且，絕緣膜IF1是亦可例如藉由CVD(Chemical Vapor Deposition)法來形成，此情況，絕緣膜IF1是例如由TEOS(Tetra Ethyl Ortho Silicate)膜或HTO(High-temperature silicon dioxide)膜所成。而且，絕緣膜IF1是亦可組合上述任一氧化法及該CVD法來形成。此情況，例如，首先藉由氧化法來形成6nm的膜厚的絕緣膜之後，在其上藉由CVD法來堆積10nm的膜厚的絕緣膜，藉此形成具有由該等的絕緣膜所成的層疊構造之 絕緣膜IF1。
接著，利用光微影(photolithography)技術及蝕刻法來使絕緣膜IF1圖案化，藉此使記憶格領域1A、第1低耐壓電晶體領域1B、及第2低耐壓電晶體領域1D的半導體基板SB的主面露出。
接著，在記憶格領域1A、第1低耐壓電晶體領域1B、及第2低耐壓電晶體領域1D的半導體基板SB的主面上形成例如由氧化矽膜所成的絕緣膜IF2。絕緣膜IF2是成為在之後的工程所形成的低耐壓電晶體及控制電晶體的各個的閘極電極的膜，絕緣膜IF2的膜厚是比絕緣膜IF1更小。絕緣膜IF1是例如藉由熱氧化法所形成。
然後，以能夠覆蓋絕緣膜IF1的上面之方式，例如使用CVD法，在半導體基板SB上形成由多結晶矽膜所成的多晶矽膜PS1。成膜時是形成多晶矽膜PS1作為非晶形(amorphous)矽膜之後，亦可在其後的熱處理，將由非晶形矽膜所成的多晶矽膜PS1改變成由多結晶矽膜所成的多晶矽膜PS1。並且，多晶矽膜PS1是可藉由在成膜時導入雜質或在成膜後離子注入雜質等來設為低電阻的半導體膜(摻雜多晶矽膜)。導入至多晶矽膜PS1的n型雜質是例如可適用磷(P)。多晶矽膜PS1的膜厚是例如100nm。
然後，在多晶矽膜PS1上，例如使用CVD法來形成絕緣膜IF3。絕緣膜IF3是例如由氮化矽(SiN)所成的蓋絕緣膜。絕緣膜IF3是例如具有60nm以上的膜 厚。在此，絕緣膜IF3是例如具有80nm的膜厚。
其次，如圖3所示般，藉由光微影技術及蝕刻技術來使由記憶格領域1A的絕緣膜IF3、多晶矽膜PS1及絕緣膜IF2所成的層疊膜圖案化。藉此，在記憶格領域1A中形成有由絕緣膜IF2所成的閘極絕緣膜GI。並且，藉由此蝕刻工程，形成有由記憶格領域1A的多晶矽膜PS1所成的控制閘極電極CG。控制閘極電極CG是平面視延伸於預定的方向的圖案。該所謂預定的方向，亦即閘極寬方向是圖3的進深方向。
上述的圖案化工程是例如可如其次般進行。亦即，使用光微影技術及乾式蝕刻法來加工記憶格領域1A的絕緣膜IF3、多晶矽膜PS1及絕緣膜IF1。藉此，形成控制閘極電極CG及閘極絕緣膜GI。另外，在此，第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D是藉由光阻劑膜(遮罩圖案)來覆蓋，因此該等的領域的多晶矽膜PS1及絕緣膜IF3是不被加工而留下。
又，亦可最初形成光阻劑膜，以該光阻劑膜作為遮罩來加工記憶格領域1A的絕緣膜IF3，其後除去光阻劑膜，接著以絕緣膜IF3作為遮罩來加工多晶矽膜PS1及絕緣膜IF1。
其次，如圖4所示般，在半導體基板SB的主面全面上形成構成之後形成的記憶格之記憶電晶體的閘極絕緣膜用的ONO(oxide-nitride-oxide)膜ON。ONO膜 ON是覆蓋記憶格領域1A的半導體基板SB的上面、和由閘極絕緣膜GI、絕緣膜IF3及控制閘極電極CG所成的層疊膜的側壁及上面，覆蓋包含第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的絕緣膜IF1、IF2、多晶矽膜PS1及絕緣膜IF3之層疊膜的側壁及上面。
ONO膜ON是在內部具有電荷蓄積部的絕緣膜。具體而言，ONO膜ON是由：被形成於半導體基板SB上的第1氧化矽膜(底部氧化膜)、被形成於第1氧化矽膜上的氮化矽膜(電荷蓄積膜)及被形成於氮化矽膜上的第2氧化矽膜(頂部氧化膜)的層疊膜所成。另外，在以下的說明使用的剖面圖中，為了容易了解圖，省略ONO膜ON的層疊構造的圖示。亦即，雖ONO膜ON是具有由上述的3層的絕緣膜所成的層疊構造，但在以下的說明使用的圖中，省略構成ONO膜ON的膜彼此間的境界的圖示，將ONO膜ON設為1個的膜顯示。
第1氧化矽膜及第2氧化矽膜是例如可藉由氧化處理(熱氧化處理)或CVD法或其組合來形成。此時的氧化處理是亦可使用ISSG氧化。氮化矽膜是例如可藉由CVD法來形成。
在本實施形態中，形成氮化矽膜，作為構成記憶格，具有捕捉準位的絕緣膜(電荷蓄積層)。作為電荷蓄積層使用的膜是在可靠度的面等，氮化矽膜為合適，但並非限於氮化矽膜，例如亦可使用氧化鋁膜(礬土)、 氧化鉿膜或氧化鉭膜等，具有比氮化矽膜更高的介電常數之高介電常數膜(高介電常數絕緣膜)作為電荷蓄積層或電荷蓄積部。
第1氧化矽膜的厚度是例如可設為2~10nm程度，氮化矽膜的厚度是例如可設為5~15nm程度，第2氧化矽膜的厚度是例如可設為2~10nm程度。
接著，以能夠覆蓋ONO膜ON的表面之方式，在半導體基板SB的主面全面上，例如使用CVD法來形成多結晶的多晶矽膜PS2。藉此，在記憶格領域1A中露出的ONO膜ON的側壁及上面是藉由多晶矽膜PS2來覆蓋。亦即，在控制閘極電極CG的側壁是隔著ONO膜ON來形成有多晶矽膜PS2。
多晶矽膜PS2的膜厚是例如40nm。成膜時是形成多晶矽膜PS2作為非晶形矽膜之後，在其後的熱處理，亦可將由非晶形矽膜所成的多晶矽膜PS2改變成由多結晶矽膜所成的多晶矽膜PS2。多晶矽膜PS2是例如將p型的雜質(例如硼(B))以比較高的濃度來導入的膜。多晶矽膜PS2是用以形成後述的記憶體閘極電極的膜。
在此所謂的膜厚是意指特定的膜時，對於該膜的底層的表面垂直的方向之該膜的厚度。例如ONO膜ON的上面等般，在沿著半導體基板SB的主面的面之上，沿著該面來形成有多晶矽膜PS2時，所謂多晶矽膜PS2的膜厚是意指對於半導體基板SB的主面垂直的方向之多晶矽膜PS2的厚度。又，如ONO膜ON的側壁般， 接觸於對於半導體基板SB的主面垂直的壁而形成的部分的多晶矽膜PS2時，意指對於該側壁垂直的方向之多晶矽膜PS2的厚度。
其次，如圖5所示般，藉由各向異性蝕刻技術，將多晶矽膜PS2回蝕(蝕刻、乾式蝕刻、各向異性蝕刻)，藉此使ONO膜ON的上面露出。在該回蝕工程中，藉由各向異性蝕刻(回蝕)多晶矽膜PS2，在由閘極絕緣膜GI、絕緣膜IF3及控制閘極電極CG所成的層疊膜的雙方的側壁上，隔著ONO膜ON，將多晶矽膜PS2殘下成為側壁狀。
藉此，在記憶格領域1A中，上述層疊膜的側壁之中，在雙方的側壁，隔著ONO膜ON形成有由殘存成側壁狀的多晶矽膜PS2所成的記憶體閘極電極MG。並且，藉由上述回蝕，第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的ONO膜ON的上面會露出。
接著，利用光微影技術，在半導體基板SB上形成阻劑膜(未圖示)，該阻劑膜是覆蓋與控制閘極電極CG的一方的側壁鄰接的記憶體閘極電極MG，且露出與控制閘極電極CG的另一方的側壁鄰接的多晶矽膜PS2。然後，以其阻劑膜作為蝕刻遮罩，進行蝕刻，藉此除去隔著控制閘極電極CG來形成於記憶體閘極電極MG的相反側之多晶矽膜PS2。然後，除去該阻劑膜。在此蝕刻工程中，記憶體閘極電極MG是以阻劑膜所覆蓋，因此不被蝕 刻而殘存。在此，在多晶矽膜PS1的側壁隔著ONO膜ON而鄰接的側壁狀的多晶矽膜PS2也被除去。
接著，藉由蝕刻來除去ONO膜ON之中，未以記憶體閘極電極MG所覆蓋而露出的部分。此時，在記憶格領域1A中，記憶體閘極電極MG的正下面的ONO膜ON是未被除去而殘留。同樣，位於包含閘極絕緣膜GI、絕緣膜IF3及控制閘極電極CG的層疊膜與記憶體閘極電極MG之間的ONO膜ON是未被除去而殘留。其他的領域的ONO膜ON是被除去，因此記憶格領域1A的半導體基板SB的上面會露出，並且上述層疊膜的上面會露出，而且第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的絕緣膜IF3的上面會露出。又，控制閘極電極CG的側壁，亦即未與記憶體閘極電極MG鄰接的側壁會露出。
如此一來，和控制閘極電極CG相鄰般，在半導體基板SB上，隔著在內部具有電荷蓄積部的ONO膜ON來形成記憶體閘極電極MG。
其次，如圖6所示般，利用光微影技術及蝕刻技術來將第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的絕緣膜IF3、多晶矽膜PS1、絕緣膜IF1及IF2圖案化。藉此，在第1低耐壓電晶體領域1B中形成複數個由多晶矽膜PS1所成的複數的虛擬閘極電極DG1，在高耐壓電晶體領域1C中形成由多晶矽膜PS1所成的虛擬閘極電極DG2，在第2低耐壓電 晶體領域1D中形成由多晶矽膜PS1所成的虛擬閘極電極DG3。
在此，在第1低耐壓電晶體領域1B中，使複數的虛擬閘極電極DG1彼此接近而形成。亦即，在第1低耐壓電晶體領域1B中，複數的虛擬閘極電極DG1的圖案的密度高。相對於此，在第2低耐壓電晶體領域1D中，雖虛擬閘極電極DG3是亦可被形成複數個，但該等的虛擬閘極電極DG3是彼此大幅度離間形成。亦即，在第2低耐壓電晶體領域1D中，虛擬閘極電極DG1的圖案的密度低。換言之，相鄰的虛擬閘極電極DG1彼此之間的距離是比相鄰的虛擬閘極電極DG3彼此之間的距離更小。
並且，第1低耐壓電晶體領域1B及第2低耐壓電晶體領域1D的虛擬閘極電極DG1、DG3的各個的閘極長是比高耐壓電晶體領域1C的虛擬閘極電極DG2更小。
其次，如圖7所示般，在半導體基板SB的主面形成一對的源極．汲極領域SD。源極．汲極領域SD是由雜質濃度比較小的延長領域及雜質濃度比延長領域更高的擴散領域所成，具有LDD(Lightly Doped Drain)構造。但，在圖7及使用於之後的說明的圖中，省略延長領域及擴散領域的圖示之區別。亦即，在圖7以後，將延長領域及擴散領域匯集作為源極．汲極領域SD顯示。
在源極．汲極領域SD的形成工程中，首先， 利用離子注入法等來形成複數的延長領域(n-型半導體領域、雜質擴散領域)。亦即，使用絕緣膜IF3及記憶體閘極電極MG等作為遮罩，以離子注入法來導入例如砷(As)或磷(P)等的n型的雜質至半導體基板SB，藉此形成複數的延長領域。在延長領域的形成前，亦可例如藉由氮化矽膜、氧化矽膜、或該等的層疊膜等來形成覆蓋包含閘極絕緣膜GI、控制閘極電極CG、絕緣膜IF3、ONO膜ON及記憶體閘極電極MG的圖案的側壁或虛擬閘極電極DG1~DG3的各個的側壁的偏移隔離層。
記憶格領域1A、第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的各個的延長領域是可在相同的離子注入工程形成，但亦可在不同的離子注入工程形成。另外，雖圖示省略，但實際在延長領域的形成工程之前或後，亦可例如在第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的半導體基板SB的主面，以絕緣膜IF3作為遮罩來植入p型的雜質(例如硼(B))，藉此形成暈圈領域。
延長領域是比擴散領域更形成於接近虛擬閘極電極DG1~DG3的各個的中心的正下面的領域的位置，暈圈領域是比延長領域更形成於接近虛擬閘極電極DG1~DG3的各個的中心的正下面的領域，暈圈領域是比延長領域更形成於接近虛擬閘極電極DG1~DG3的各個的中心的正下面的領域的位置。藉由形成暈圈領域，可使之後形成 的MISFET的短通道特性改善。
接著，形成覆蓋包含記憶格領域1A的控制閘極電極CG及記憶體閘極電極MG的上述圖案的兩側的側壁之側壁(未圖示)。並且，藉由同工程，形成覆蓋由絕緣膜IF2、虛擬閘極電極DG1及絕緣膜IF3所成的層疊膜、由絕緣膜IF1、虛擬閘極電極DG2及絕緣膜IF3所成的層疊膜、及由絕緣膜IF2、虛擬閘極電極DG3及絕緣膜IF3所成的層疊膜的各個的兩側的側壁之側壁(未圖示)。
側壁是利用CVD法等在半導體基板SB上例如依序形成氧化矽膜及氮化矽膜之後，藉由各向異性蝕刻來部分除去該氧化矽膜及該氮化矽膜，使半導體基板SB的上面及絕緣膜IF3的上面露出，藉此可自我整合地形成。亦即，可想像側壁是藉由層疊膜所形成。
接著，利用離子注入法等來將擴散領域(n+型半導體領域、雜質擴散領域、擴散層)形成於記憶格領域1A、第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D。亦即，使用絕緣膜IF3、記憶體閘極電極MG及側壁作為遮罩(離子注入阻止遮罩)，以離子注入法來導入n型雜質(例如砷(As)或磷(P))至半導體基板SB，藉此可形成擴散領域。擴散領域是雜質濃度比延長領域更高，且接合深度深。
在記憶格領域1A中，在包含控制閘極電極CG及記憶體閘極電極MG的圖案的旁邊的半導體基板SB 的上面所被形成的延長領域及擴散領域是構成之後形成的記憶格領域1A的控制電晶體及記憶電晶體的源極．汲極領域SD。並且，在第1低耐壓電晶體領域1B及第2低耐壓電晶體領域1D中，在虛擬閘極電極DG1、DG3的各個的旁邊的半導體基板SB的上面所被形成的延長領域及擴散領域是構成之後形成的低耐壓電晶體的源極．汲極領域。並且，在高耐壓電晶體領域1C中，在虛擬閘極電極DG2的旁邊的半導體基板SB的上面所被形成的延長領域及擴散領域是構成之後形成的高耐壓電晶體的源極．汲極領域。
記憶格領域1A、第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的各個的擴散領域是可在同離子注入工程形成，但亦可在不同的離子注入工程形成。
在此，為了形成延長領域及擴散領域而進行的離子注入，為了防止注入種的雜質離子被注入至控制閘極電極CG及虛擬閘極電極DG1~DG3，絕緣膜IF3是需要具有充分的膜厚。因為若雜質被注入至控制閘極電極CG，則恐有在之後被形成的控制電晶體的特性產生偏差之虞，若雜質被注入至虛擬閘極電極DG1~DG3，則恐有在利用圖15來後述的工程難以除去虛擬閘極電極DG1~DG3之虞。因此，絕緣膜IF3是需要具有例如60nm以上的膜厚。
接著，進行用以使被導入至源極及汲極用的 半導體領域(延長領域及擴散領域)等的雜質活化的熱處理之活化退火。藉此，取得圖7所示的構造。
其次，如圖8所示般，藉由進行所謂的金屬矽化層(Salicide：Self Aligned Silicide)製程來形成矽化物層。具體而言，如其次般可形成矽化物層。
亦即，對於半導體基板SB的主面進行化學乾式蝕刻，藉此除去半導體基板SB上的多餘的氧化矽膜等，使半導體的表面露出，作為前處理。接著，在包含擴散領域的上面上及記憶體閘極電極MG的上面上的半導體基板SB的主面全面上形成(堆積)矽化物層形成用的金屬膜。金屬膜的膜厚是例如20~25nm。
金屬膜是例如由鎳(Ni)及白金(Pt)的合金膜所成，可使用濺射法來形成。在該合金膜內對於鎳添加的材料是不限於白金，亦可為鋁(Al)或碳(C)等。但，白金相較於鋁或碳等，由於耐熱性高，因此可適用在該合金膜。另外，金屬膜是亦可取代鎳，主要含鈷(Co)。
接著，藉由對於半導體基板SB實施熱處理，使源極．汲極領域SD及記憶體閘極電極MG的各表層部分與金屬膜反應。藉由此反應亦即矽化物化，在源極．汲極領域SD及記憶體閘極電極MG的各個的上部形成有矽化物層S1。然後，藉由濕式蝕刻等來除去即使進行上述熱處理也未反應的金屬膜。藉此形成的矽化物層S1是例如由鎳白金(NiPt)矽化物所成。記憶體閘極電極MG的一 方的側壁是藉由ONO膜ON所覆蓋，另一方的側壁是藉由未圖示的側壁所覆蓋，因此覆蓋記憶體閘極電極MG的表面的矽化物層S1是只被形成於記憶體閘極電極MG的上面。
另外，控制閘極電極CG的上面是藉由蓋絕緣膜的絕緣膜IF3所覆蓋，因此在控制閘極電極CG的上部未被形成矽化物層S1。同樣，第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的虛擬閘極電極DG1~DG3的各個的上部也被蓋絕緣膜的絕緣膜IF3所覆蓋，因此在虛擬閘極電極DG1~DG3的各個的上部未被形成矽化物層S1。又，由於側壁狀的記憶體閘極電極MG的上部是露出，因此在其露出部是形成有矽化物層S1。但，接觸於記憶體閘極電極MG的上面的矽化物層S1是藉由在之後的工程中進行的CMP法的研磨工程來除去。
其次，如圖9所示般，在半導體基板SB的主面全面上，以能夠覆蓋控制閘極電極CG、記憶體閘極電極MG、矽化物層S1、絕緣膜IF3、虛擬閘極電極DG1~DG3及側壁的方式，依序形成絕緣膜(襯墊絕緣膜、蝕刻阻擋膜)IF4及層間絕緣膜IL1。絕緣膜IF4是例如由氮化矽膜所成，例如藉由CVD法來形成。絕緣膜IF4是在之後的工程形成接觸孔時可作為蝕刻阻擋膜使用。絕緣膜IF4的膜厚是例如20nm。
層間絕緣膜IL1是例如由氧化矽膜的單體膜 所成，例如可使用CVD法等來形成。層間絕緣膜IL1的膜厚是比由閘極絕緣膜GI、控制閘極電極CG及絕緣膜IF3所成的層疊膜的膜厚更大。層間絕緣膜IL1的上面是受到層間絕緣膜IL1的底層的各種閘極電極等的形狀影響，而具有凹凸。
其次，如圖10所示般，使用CMP法來研磨層間絕緣膜IL1的上面。在此，於絕緣膜IF3上的絕緣膜IF4的上面露出的時間點中止研磨。亦即，絕緣膜IF3、IF4從層間絕緣膜IL1露出。藉此，絕緣膜IF4的上面及層間絕緣膜IL1的上面的各個是在同一面被平坦化。
在此工程所被研磨的是僅構成層間絕緣膜IL1的氧化矽膜。因此，不研磨研磨速率不同的複數的材料，所以在該研磨中，層間絕緣膜IL1的上面是成為無凹凸的平坦的面。亦即，層間絕緣膜IL1的上面與露出的絕緣膜IF4的上面是在同一面被平坦化。另外，在本案所謂的研磨速率是意指由預定的材料所成的膜在每單位時間所被削去的量。
其次，如圖11所示般，藉由進行乾式蝕刻，除去控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上的絕緣膜IF3、IF4。藉此，在絕緣膜IF3、IF4所被除去的領域中形成有複數的溝。各溝的各個的側壁是由層間絕緣膜IL1的側壁所成，在各溝的底部是控制閘極電極CG或虛擬閘極電極DG1~DG3的任一的上面會露出。亦即，除了記憶體閘極電極MG的附近，在比控制閘極電極 CG及虛擬閘極電極DG1~DG3的各個的上面還上面的領域是只形成有由氧化矽膜所成的層間絕緣膜IL1。
在此乾式蝕刻工程中，選擇性地除去絕緣膜IF3、IF4。亦即，以相較於氮化矽膜，對於氧化矽膜的選擇比高的條件來進行蝕刻。因此，在此蝕刻中，氮化矽膜會比氧化矽膜更短時間被大幅度除去。換言之，在此是氮化矽膜會比氧化矽膜更蝕刻速率大。因此，可一面防止層間絕緣膜IL1被除去，一面除去絕緣膜IF3、IF4。
另外，雖未圖示，但實際在由各閘極電極及其上的絕緣膜IF3所成的層疊膜的側壁與絕緣膜IF4之間是形成有例如具有氧化矽膜及氮化矽膜的層疊構造的側壁。因此，進行上述乾式蝕刻工程時，例如在控制閘極電極CG與該控制閘極電極CG的旁邊的絕緣膜IF4之間的領域之上，可想像側壁的一部分的氧化矽膜會殘留。
其次，如圖12所示般，使用CMP法來進行研磨，研磨層間絕緣膜IL1的上面。藉此，雖層間絕緣膜IL1的上面後退，但層間絕緣膜IL1的上面是位於比控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上面更高之處。另外，在本案所稱的位置的高度是意指從半導體基板SB的主面朝向對於該主面垂直的方向，即該主面的上方，亦即與半導體基板SB的主面的相反的背面側不同的方向之距離。
亦即，例如從半導體基板SB的主面到控制閘極電極CG的上面的距離是比從半導體基板SB的主面到 層間絕緣膜IL1的上面的距離更大。在此，所謂與控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上面作比較的層間絕緣膜IL1的上面的高度是意指層間絕緣膜IL1的上面之中最高的位置的高度。
層間絕緣膜IL1的上面是在控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的附近，與該等的各閘極電極的上面同等，或處於比該等的各閘極電極的上面更高的位置。並且，層間絕緣膜IL1的上面是越分別離開控制閘極電極CG及虛擬閘極電極DG1~DG3則變越高。因此，層間絕緣膜IL1的上面是在複數的閘極電極彼此之間的中間地點變最高。換言之，層間絕緣膜IL1的上面是在複數的閘極電極彼此之間具有成山般隆起的形狀。相鄰的閘極電極彼此間的間隔越大，該閘極電極間的層間絕緣膜IL1的上面越高。因此，在閘極電極被密集地形成的領域中，層間絕緣膜IL1的上面的高度比較低。
藉由在此進行的研磨，層間絕緣膜IL1的上面後退的量(距離、大小)是在利用圖11說明的乾式蝕刻工程中除去之由絕緣膜IF3、IF4所成的層疊膜的膜厚(例如100nm)以下。藉此，如上述般，可在比控制閘極電極CG等的上面更高的位置形成上面隆起的層間絕緣膜IL1。
並且，在該CMP法之研磨工程中，研磨控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上面的一部分。藉此，在利用圖11來說明的乾式蝕刻工程中， 可除去例如碳(C)等被注入而受到損傷的各閘極電極的上面。並且，在此研磨工程中，記憶體閘極電極MG的上部及未圖示的側壁的上部也被除去，藉此，側壁及記憶體閘極電極MG的各個的上面是被平坦化成與控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上面同樣的高度。
並且，記憶體閘極電極MG之上的矽化物層S1是藉由此工程來與記憶體閘極電極MG的上部的一部分一起被除去。亦即，在記憶體閘極電極MG的上面是矽化物層S1未殘留。另外，層間絕緣膜IL1的上面的位置是比該研磨後的記憶體閘極電極MG的上面的位置更高。
在此，藉由控制閘極電極CG及記憶體閘極電極MG的形狀被加工，在記憶格領域1A中，形成有包含控制閘極電極CG、ONO膜ON、記憶體閘極電極MG及源極．汲極領域SD之分離閘極型的MONOS記憶體的記憶格MC。MONOS型的不揮發性記憶元件的記憶格MC是藉由控制電晶體及記憶電晶體所構成。
亦即，在記憶格領域1A中，控制閘極電極CG及被形成於控制閘極電極CG的旁邊的半導體基板SB的上面之一對的源極．汲極領域SD是構成控制電晶體。並且，在記憶格領域1A中，記憶體閘極電極MG及被形成於記憶體閘極電極MG的旁邊的半導體基板SB的上面之一對的源極．汲極領域SD是構成記憶電晶體。並且，記憶體閘極電極MG之下的ONO膜ON是構成記憶電晶 體的閘極絕緣膜。如此，控制電晶體及記憶電晶體是共有一對的源極．汲極領域SD。
另外，由於控制電晶體是記憶格選擇用電晶體，因此亦可視為選擇電晶體。因此，控制閘極電極CG是亦可視為選擇閘極電極。記憶電晶體是記憶用電晶體。
其次，如圖13所示般，在層間絕緣膜IL1上，例如使用CVD法來形成硬質遮罩IF5。硬質遮罩IF5是覆蓋控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG1~DG3的各個的上面。硬質遮罩IF5是例如由氮化鈦(TiN)膜所成。
其次，如圖14所示般，使用光微影技術及蝕刻法來除去第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的硬質遮罩IF5。藉此，硬質遮罩IF5是留在記憶格領域1A。亦即，硬質遮罩IF5是覆蓋控制閘極電極CG及記憶體閘極電極MG的上面，露出虛擬閘極電極DG1~DG3的上面。
其次，如圖15所示般，使用硬質遮罩IF5及層間絕緣膜IL1作為保護膜，進行濕式蝕刻，除去虛擬閘極電極DG1~DG3。藉此，在藉由除去虛擬閘極電極DG1、DG3而被形成的溝(凹部、低窪部)的底部是絕緣膜IF2會露出。並且，在藉由除去虛擬閘極電極DG2而被形成的溝(凹部、低窪部)的底部是絕緣膜IF1會露出。該等的溝是虛擬閘極電極DG1~DG3被除去的領域，該溝的兩側的側壁是藉由未圖示的側壁所構成。在此除去 虛擬閘極電極DG1~DG3是為了將虛擬閘極電極DG1~DG3置換成之後形成的金屬閘極電極。
由於露出絕緣膜IF1、IF2的上面，且不露出半導體基板SB的主面，因此在該濕式蝕刻中，對於氧化矽進行選擇比高的蝕刻。在此濕式蝕刻中，使用鹼性水溶液作為蝕刻溶液。亦即，例如使用氨水(NH4OH)，作為蝕刻溶液。
另外，在除去虛擬閘極電極DG1~DG3時，亦可思考不是濕式蝕刻，而是使用乾式蝕刻。但，由於本實施形態是在虛擬閘極電極DG1~DG3的除去後形成後述的high-k膜等，使用所謂的high-k last的製法者，因此一旦除去虛擬閘極電極DG1~DG3，則由氧化矽膜所成的絕緣膜IF1、IF2會露出。乾式蝕刻法是對於氧化矽膜難以進行與濕式蝕刻法作比較具有高的選擇比的蝕刻之蝕刻方法，因此藉由乾式蝕刻工程來除去虛擬閘極電極DG1~DG3，是由留下絕緣膜IF1、IF2，防止半導體基板SB受到損傷的觀點來看不適切。
其次，如圖16所示般，在半導體基板SB上，亦即在包含上述的溝的內面(底面及側壁)上的層間絕緣膜IL1上，以能夠完全埋入上述的溝之方式，形成絕緣膜HK及閘極電極用的導電膜的金屬膜MF1、MF2。
在絕緣膜HK、金屬膜MF1及MF2的形成工程中，上述的溝的內側是形成完全填埋的狀態。並且，絕緣膜HK、金屬膜MF1及MF2是在層間絕緣膜IL1上也 被形成。
絕緣膜HK是閘極絕緣膜用的絕緣膜。具體而言，絕緣膜HK是構成之後形成於第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的MISFET的閘極絕緣膜之膜。絕緣膜HK是比氧化矽及氮化矽的哪個更高介電常數(比介電常數)的絕緣材料膜，所謂的high-k膜(高介電常數膜)。
絕緣膜HK是可使用氧化鉿膜、氧化錯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等的金屬氧化物膜，且該等的金屬氧化物膜是可更含有氮(N)及矽(Si)的一方或雙方。絕緣膜HK是例如可藉由ALD(Atomic layer Deposition：原子層堆積)法等來形成。絕緣膜HK的膜厚是例如1.5nm。在閘極絕緣膜使用高介電常數膜(在此是絕緣膜HK)時，相較於使用氧化矽膜時，由於可使閘極絕緣膜的物理的膜厚増加，因此可取得減低洩漏電流的優點。
金屬膜MF1是例如由氮化鈦(TiN)膜所成，例如可藉由濺射法來形成。金屬膜MF2是例如可使用鋁(Al)膜等。另外，在此所稱的金屬膜是意指顯示金屬傳導的導電膜，不僅是單體的金屬膜(純金屬膜)或合金膜，亦包含顯示金屬傳導的金屬化合物膜。並且，在絕緣膜HK與金屬膜MF1之間形成例如由氮化鉭(TaN)所成的金屬膜也無妨。
金屬膜MF1、MF2是之後成為金屬閘極電極 的膜，為了謀求該金屬閘極電極的低電阻化，相較於金屬膜MF1，將由鋁膜所成的金屬膜MF2形成厚為理想。由於鋁膜為低電阻，因此可謀求之後形成的閘極電極G1~G3的低電阻化。金屬膜MF2是使用PVD(Physical Vapor Deposition)法，亦即濺射法來形成。
在此由層疊後的絕緣膜HK、金屬膜MF1及MF2所成的層疊膜的底面的位置是隨著離開上述溝而變高。這是因為具有層間絕緣膜IL1的上面隆起的形狀。亦即，在藉由除去虛擬閘極電極DG1~DG3而被形成的複數的上述溝彼此之間，該層疊膜的底面的位置是位於該溝的側壁之更高處。
其次，如圖17所示般，例如進行CMP法的研磨來除去上述的溝的各個的外部不要的絕緣膜HK、金屬膜MF1及MF2及硬質遮罩IF5等，藉此使層間絕緣膜IL1的上面露出，留下被埋入至上述溝內的絕緣膜HK、金屬膜MF1及MF2。藉此，使控制閘極電極CG及記憶體閘極電極MG從金屬膜MF1、MF2及硬質遮罩IF5露出。在此，對於氧化矽膜以選擇比高的研磨條件來進行研磨，因此即使該研磨之後，層間絕緣膜IL1的上面也維持比控制閘極電極CG、金屬膜MF1及MF2的各個上面更隆起至上方的狀態。
層間絕緣膜IL1的上面為隆起的形狀，如圖16所示般堆積絕緣膜HK、金屬膜MF1及MF2，然後，層間絕緣膜IL1的上面為隆起的形狀，藉由研磨法來除去 絕緣膜HK、金屬膜MF1及MF2，因此在層間絕緣膜IL1的上面上是絕緣膜HK、金屬膜MF1及MF2不會殘留。
藉由進行該研磨，被埋入至第1低耐壓電晶體領域1B的絕緣膜IF2上的溝內之金屬膜MF1、MF2所成的金屬閘極電極的閘極電極G1會被形成。而且，第1低耐壓電晶體領域1B的絕緣膜IF2及絕緣膜HK是構成閘極絕緣膜。藉此，在第1低耐壓電晶體領域1B中形成有MISFETQ1。低耐壓的MISFETQ1是具有閘極電極G1及其旁邊的源極．汲極領域。MISFETQ1是例如構成記憶格MC的周邊電路的場效電晶體。
並且，藉由進行該研磨，被埋入至高耐壓電晶體領域1C的絕緣膜IF1上的溝內之金屬膜MF1、MF2所成的金屬閘極電極的閘極電極G2會被形成。而且，高耐壓電晶體領域1C的絕緣膜IF1及絕緣膜HK是構成閘極絕緣膜。藉此，在高耐壓電晶體領域1C中形成有MISFETQ2。高耐壓的MISFETQ2是具有閘極電極G2及其旁邊的源極．汲極領域。MISFETQ2是例如構成記憶格MC的周邊電路的場效電晶體。
並且，藉由進行該研磨，被埋入至第2低耐壓電晶體領域1D的絕緣膜IF2上的溝內之金屬膜MF1、MF2所成的金屬閘極電極的閘極電極G3會被形成。而且，第2低耐壓電晶體領域1D的絕緣膜IF2及絕緣膜HK是構成閘極絕緣膜。藉此，在第2低耐壓電晶體領域1D中形成有MISFETQ1。低耐壓的MISFETQ3是具有閘極電 極G3及其旁邊的源極．汲極領域。MISFETQ3是例如構成記憶格MC的周邊電路的場效電晶體。
高耐壓電晶體的MISFETQ2是被使用在記憶格MC的驅動或在半導體裝置的半導體晶片與該半導體晶片的外部之間輸出入電力的電路。亦即，MISFETQ2是相較於MISFETQ1、Q3，以高的電壓驅動。因此，MISFETQ2是被用在邏輯電路等，相較於被要求高速動作的MISFETQ1、Q3等，被要求高的耐壓。因此，MISFETQ2的閘極絕緣膜是相較於MISFETQ1、Q3的閘極絕緣膜，具有大的膜厚。並且，閘極電極G2的閘極長是比閘極電極G1、G3的閘極長更大。
並且，閘極電極G1~G3的各個是包含該等之下具有2nm程度的膜厚的絕緣膜HK，而具有60nm程度的厚度。因此，為了形成如此的厚度的金屬閘極電極，而形成虛擬閘極電極等的多晶矽膜PS1(參照圖2)是以60nm以上的膜厚所形成。
第1低耐壓電晶體領域1B是緻密地形成MISFETQ1的領域，相鄰的MISFETQ1彼此間是有彼此共有源極領域或汲極領域的情況。第2低耐壓電晶體領域1D是稀疏地形成MISFETQ3的領域，MISFETQ3是有未共有其他的元件和源極．汲極領域SD的情況。因此，雖閘極電極G1是密集形成，但在閘極電極G3的附近是不存在其他的閘極電極等的圖案。亦即，相鄰的閘極電極G1彼此之間的距離是比相鄰的閘極電極G3彼此之間的距 離更小。
在本實施形態中，除去虛擬閘極電極DG1~DG3(參照圖18)來置換成金屬閘極電極。因此，虛擬閘極電極DG1~DG3是擬似性的閘極電極，可視為置換用閘極電極。
如此，在本實施形態中使用：形成半導體基板SB上的虛擬閘極電極DG，在半導體基板SB內形成源極．汲極領域之後，將該虛擬閘極電極置換成金屬閘極電極的方法，亦即閘極後製製程來形成MISFETQ1~Q3。並且，在本實施形態中，由於將閘極電極G1設為金屬閘極電極，因此電晶體元件的小型化(閘極絕緣膜的薄膜化)為可能。
其次，如利用圖18及圖19來說明般，藉由進行金屬矽化物製程，在由多晶矽膜所成的各電極上形成矽化物層。具體而言，如其次般可形成矽化物層。
亦即，如圖18所示般，例如使用CVD法、光微影技術及蝕刻法來形成覆蓋第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的絕緣膜IF6的圖案。絕緣膜IF6是不覆蓋記憶格領域1A的控制閘極電極CG及記憶體閘極電極MG的上面，而覆蓋閘極電極G1~G3的絕緣膜，例如由氧化矽膜等所成。
形成絕緣膜IF6的圖案時，例如藉由CVD法在層間絕緣膜IL1上形成絕緣膜IF6之後，利用由阻劑圖 案所成的遮罩(未圖示)來進行使用乾式蝕刻法的蝕刻，接著進行使用氟酸(HF)的濕式蝕刻，加工絕緣膜IF6。藉此，記憶格領域1A的層間絕緣膜IL1、ONO膜ON、控制閘極電極CG、記憶體閘極電極MG及側壁(未圖示)等的各個的上面會露出。
其次，如圖19所示般，在包含控制閘極電極CG及記憶體閘極電極MG的各個的上面上之半導體基板SB的主面全面上，形成(堆積)矽化物層形成用的金屬膜(未圖示)。該金屬膜的膜厚是例如20~25nm。
該金屬膜是例如由鎳(Ni)與白金(Pt)的合金膜所成，可利用濺射法來形成。在此形成的金屬膜是含鎳的合金膜，在該合金膜內對於鎳添加的材料是不限於白金，亦可為鋁(Al)或碳(C)等。但，由於白金相較於鋁或碳等，耐熱性高，因此可適宜使用於該合金膜。金屬膜的5%是藉由白金(Pt)所構成。另外，金屬膜是亦可取代鎳，主要含鈷(Co)。金屬膜是例如可藉由濺射法來形成。
接著，藉由對於半導體基板SB實施熱處理，使控制閘極電極CG及記憶體閘極電極MG的各表層部分與金屬膜反應。藉由此矽化物化，在控制閘極電極CG及記憶體閘極電極MG的各個的上部形成有矽化物層S2。藉此形成的矽化物層S2是例如由鎳白金(NiPt)矽化物所成。並且，即使進行上述熱處理也未反應的金屬膜是藉由該熱處理之後進行的濕式蝕刻等來除去。此時，由金屬 膜所成的閘極電極G1~G3是藉由絕緣膜IF6來保護，因此未被除去。
其次，如圖20所示般，例如使用CVD法來形成覆蓋包含記憶格領域1A、第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的半導體基板SB的上面全體之層間絕緣膜IL2。層間絕緣膜IL2是例如由氧化矽膜所成，覆蓋控制閘極電極CG、記憶體閘極電極MG、閘極電極G1~G3及層間絕緣膜IL1的各個的上面。在此，由於層間絕緣膜IL2是被形成於朝上方隆起的層間絕緣膜IL1之上，因此層間絕緣膜IL2的上面是不平坦，具有凹凸。
其次，如圖21所示般，例如使用CMP法，藉由研磨層間絕緣膜IL2的上面，使層間絕緣膜IL2的上面平坦化。
其次，如圖22所示般，以利用光微影技術來形成於層間絕緣膜IL2上的阻劑膜(未圖示)作為蝕刻遮罩，乾式蝕刻層間絕緣膜IL2、IL1、絕緣膜IF6及IF4。藉此，分別形成複數個貫通層間絕緣膜IL2的接觸孔(開口部、貫通孔)CH、及貫通層間絕緣膜IL1、IL2及絕緣膜IF4的接觸孔CH。另外，第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D的接觸孔CH是貫通絕緣膜IF6。
在各接觸孔CH的底部，半導體基板SB的主面的一部分，例如擴散領域的表面上的矽化物層S1的一 部分、控制閘極電極CG的表面上的矽化物層S2的一部分、記憶體閘極電極MG的表面上的矽化物層S2的一部分、或閘極電極G1~G3的一部分等會露出。另外，各閘極電極上的接觸孔CH是被形成於圖22未顯示的領域。
其次，如圖23所示般，在各接觸孔CH內形成由鎢(W)等所成的導電性的接觸柱塞(連接部)CP，作為連接用的導電體。在形成接觸柱塞CP的工程中，首先，在包含接觸孔CH的內部之層間絕緣膜IL2上，形成屏障導體膜(例如鈦膜、氮化鈦膜、或該等的層疊膜)。然後，在此屏障導體膜上將由鎢膜等所成的主導體膜形成完全填埋各接觸孔CH內之後，藉由CMP法或回蝕法等來除去接觸孔CH的外部不要的主導體膜及屏障導體膜，藉此可形成接觸柱塞CP。另外，為了圖面的簡略化，在圖23中，將構成接觸柱塞CP的屏障導體膜及主導體膜(鎢膜)予以一體化顯示。
被埋入至接觸孔CH的接觸柱塞CP是被形成為連接至擴散領域、控制閘極電極CG、記憶體閘極電極MG或閘極電極G1~G3的各個的上部。亦即，在記憶格MC及MISFETQ1的各個的擴散領域的上面是經由矽化物層S1來連接接觸柱塞CP。並且，在控制閘極電極CG及記憶體閘極電極MG的各個的上面是經由矽化物層S2來連接接觸柱塞CP。
設置矽化物層S1、S2的目的之一是減低接觸柱塞CP與由半導體所成的擴散領域、控制閘極電極CG 及記憶體閘極電極MG之間的接觸電阻。因此，在金屬閘極電極的閘極電極G1~G3與接觸柱塞CP之間是未設置矽化物層。
其次，如圖24所示般，在層間絕緣膜IL2上，例如使用CVD法來形成(堆積)層間絕緣膜IL3。層間絕緣膜IL3是例如由氧化矽膜所成。接著，利用光微影技術及乾式蝕刻法來加工層間絕緣膜IL3。藉此，將層間絕緣膜IL3開口，形成露出各接觸柱塞CP的上面之複數的溝(配線溝)。
接著，使用濺射法，在層間絕緣膜IL2、IL3及接觸柱塞CP之上依序形成屏障導體膜及主導體膜。屏障導體膜BM是例如由鉭(Ta)或氮化鉭(TaN)等所成，例如可藉由濺射法來形成。主導體膜是例如由銅(Cu)所成，在屏障導體膜上藉由濺射法等來堆積由銅(Cu)所成的種膜之後，在種膜上藉由電鍍法來形成厚的銅(Cu)膜，藉此成膜。
接著，使用CMP法等來除去層間絕緣膜IL3上的多餘的屏障導體膜及主導體膜，而使層間絕緣膜IL3的上面露出。藉此形成被埋入至層間絕緣膜IL3的複數的溝(配線溝)的各個的內側之屏障導體膜及主導體膜所成的配線M1。配線M1與層間絕緣膜IL3是構成第1配線層。屏障導體膜是具有防止構成被埋入至層間絕緣膜IL3的溝內的配線的銅擴散至配線M1的周圍的層間絕緣膜IL3等的絕緣膜內的任務。
複數的第1層的配線M1是被電性連接至各接觸柱塞CP的上面。因此，一部分的配線M1是經由接觸柱塞CP、矽化物層S1來電性連接至各源極．汲極領域SD。並且，其他的配線M1是經由接觸柱塞CP、矽化物層S2來電性連接至控制閘極電極CG或記憶體閘極電極MG。而且，其他的配線M1是經由接觸柱塞CP來電性連接至閘極電極G1~G3。
然後，在第1配線層上依序形成第2配線層、第3配線層等，而形成層疊配線層之後，藉此切割工程來使半導體晶圓小片化，取得複數的半導體晶片。如以上般，製造本實施形態的半導體裝置。
在本實施形態的半導體裝置中，被埋入至相鄰的閘極電極G1、G2及G3的各個之間的層間絕緣膜IL1的上面的位置是比控制閘極電極CG、記憶體閘極電極MG、閘極電極G1、G2及G3的各個的上面的位置更高。換言之，被埋入至相鄰的閘極電極G1、G2及G3的各個之間的層間絕緣膜IL1的上面的位置是比控制閘極電極CG、記憶體閘極電極MG、閘極電極G1、G2及G3的各個的正上的層間絕緣膜IL2的底面的位置高。
<有關不揮發性記憶體的動作>
其次，參照圖25來說明有關不揮發性記憶體的動作例。
本實施形態的記憶格是具有MISFET構造， 以在該MISFET的閘極電極內的捕捉性絕緣膜的電荷蓄積狀態作為記憶資訊，予以讀出作為電晶體的臨界值者。所謂捕捉性絕緣膜是意指電荷的蓄積可能的絕緣膜，可舉ONO膜ON(參照圖24)中所含的氮化矽膜等作為一例。藉由如此朝電荷蓄積領域之電荷的注入．放出，使MISFET的臨界值變換，作為記憶元件使動作。作為使用捕捉性絕緣膜的不揮發性半導體記憶裝置，如本實施形態的記憶格般，有分離閘極型的MONOS記憶體。
圖25是表示本實施形態的「寫入」、「消去」及「讀出」時之對選擇記憶格的各部位的電壓的施加條件之一例的表。在圖25的表中記載，分別在「寫入」、「消去」及「讀出」時，對圖24所示般的記憶格MC的記憶體閘極電極MG施加的電壓Vmg，對源極領域施加的電壓Vs，對控制閘極電極CG施加的電壓Vcg，對汲極領域施加的電壓Vd、及對半導體基板上面的p型阱施加的基礎電壓Vb。在此所謂的選擇記憶格是意指作為進行「寫入」、「消去」或「讀出」的對象所被選擇的記憶格。
另外，圖24所示的不揮發性記憶體的例子是在記憶體閘極電極MG側形成有源極領域，在控制閘極電極CG側形成有汲極領域。並且，圖25的表所示者是電壓的施加條件的適宜的一例，並非限於此，亦可因應所需實施各種變更。並且，在本實施形態中，將朝記憶電晶體的ONO膜ON中的電荷蓄積部的氮化矽膜之電子的注入 定義為「寫入」，將電洞(hole)的注入定義為「消去」。
並且，在圖25的表中，A的欄是對應於寫入方法為SSI方式，且消去方法為BTBT方式的情況，B的欄是對應於寫入方法為SSI方式，且消去方法為FN方式的情況，C的欄是對應於寫入方法為FN方式，且消去方法為BTBT方式的情況，D的欄是對應於寫入方法為FN方式，且消去方法為FN方式的情況。
SSI方式是可視為藉由對氮化矽膜注入熱電子來進行記憶格的寫入的動作法，BTBT方式是可視為藉由對氮化矽膜注入熱電洞來進行記憶格的消去的動作法，FN方式是可視為藉由電子或電洞的穿遂來進行寫入或消去的動作法。有關FN方式，若以別的表現而言，則FN方式的寫入是可視為藉由FN穿遂效應來將電子注入至氮化矽膜，藉此進行記憶格的寫入的動作方式，FN方式的消去是藉由FN穿遂效應來將電洞注入至氮化矽膜，藉此進行記憶格的消去的動作方式。以下，具體地說明。
寫入方式是有：以被稱為所謂的SSI(Source Side Injection：源極側面注入)方式的源極側面注入之熱電子注入來進行寫入的寫入方式(熱電子注入寫入方式)、及被稱為所謂的FN方式的FN(Fowler Nordheim)穿遂來進行寫入的寫入方式(穿遂寫入方式)。
SSI方式的寫入是將例如圖25的表的A的欄 或B的欄的「寫入動作電壓」所示般的電壓(Vmg=10V，Vs=5V，Vcg=1V，Vd=0.5V，Vb=0V)施加於進行寫入的選擇記憶格的各部位，藉由在選擇記憶格的ONO膜ON中的氮化矽膜中注入電子來進行寫入。
此時，熱電子是在2個的閘極電極(記憶體閘極電極MG及控制閘極電極CG)間之下的通道領域(源極、汲極間)產生，熱電子會被注入至記憶體閘極電極MG之下的ONO膜ON中的電荷蓄積部的氮化矽膜。被注入的熱電子(電子)是在ONO膜ON中的氮化矽膜中的捕捉準位被捕獲，其結果，記憶電晶體的臨界值電壓會上昇。亦即，記憶電晶體是成為寫入狀態。
FN方式的寫入是將例如圖25的表的C的欄或D的欄的「寫入動作電壓」所示般的電壓(Vmg=-12V，Vs=0V，Vcg=0V，Vd=0V，Vb=0V)施加於進行寫入的選擇記憶格的各部位，在選擇記憶格中，使電子從記憶體閘極電極MG穿遂而注入至ONO膜ON中的氮化矽膜，藉此進行寫入。此時，電子是從記憶體閘極電極MG藉由FN穿遂(FN穿遂效應)來穿遂構成ONO膜ON的上面之氧化矽膜(頂部氧化膜)而被注入至ONO膜ON中，在ONO膜ON中的氮化矽膜中的捕捉準位被捕獲，其結果，記憶電晶體的臨界值電壓會上昇。亦即，記憶電晶體是成為寫入狀態。
另外，在FN方式的寫入中，使電子從半導體基板SB穿遂而注入至ONO膜ON中的氮化矽膜，藉此也 可進行寫入，此情況，寫入動作電壓是可設為例如使圖25的表的C的欄或D的欄的「寫入動作電壓」的正負反轉者。
消去方法是有：藉由被稱為所謂的BTBT方式的BTBT(Band-To-Band Tunneling：帶間穿遂現象)之熱電洞注入來進行消去的消去方式(熱電洞注入消去方式)、及藉由被稱為所謂的FN方式的FN(Fowler Nordheim)穿遂來進行消去的消去方式(穿遂消去方式)。
BTBT方式的消去是將藉由BTBT產生的電洞(hole)注入至電荷蓄積部(ONO膜ON中的氮化矽膜)，藉此進行消去。將例如圖25的表的A的欄或C的欄的「消去動作電壓」所示般的電壓(Vmg=-6V，Vs=6V，Vcg=0V，Vd=open，Vb=0V)施加於進行消去的選擇記憶格的各部位。藉此，藉由BTBT現象來使電洞產生，在電場加速下，將電洞注入至選擇記憶格的ONO膜ON中的氮化矽膜中，藉此使記憶電晶體的臨界值電壓降低。亦即，記憶電晶體是成為消去狀態。
FN方式的消去是將例如圖25的表的B的欄或D的欄的「消去動作電壓」所示般的電壓(Vmg=12V，Vs=0V，Vcg=0V，Vd=0V，Vb=0V)施加於進行消去的選擇記憶格的各部位，在選擇記憶格中，使電洞從記憶體閘極電極MG穿遂而注入至ONO膜ON中的氮化矽膜，藉此進行消去。此時，電洞是從記憶體閘極電極MG藉由 FN穿遂(FN穿遂效應)來穿遂氧化矽膜(頂部氧化膜)而被注入至ONO膜ON中，在ONO膜ON中的氮化矽膜中的捕捉準位被捕獲，其結果，記憶電晶體的臨界值電壓會降低。亦即，記憶電晶體是成為消去狀態。
另外，在FN方式的消去中，使電洞從半導體基板SB穿遂而注入至ONO膜ON中的氮化矽膜，藉此亦可進行消去，此情況，消去動作電壓是例如可設為使圖25的表的B的欄或D的欄的「消去動作電壓」的正負反轉者。
在讀出時，例如將圖25的表的A的欄、B的欄、C的欄或D的欄的「讀出動作電壓」所示般的電壓施加於進行讀出的選擇記憶格的各部位。藉由將讀出時之施加於記憶體閘極電極MG的電壓Vmg形成寫入狀態的記憶電晶體的臨界值電壓與消去狀態的臨界值電壓之間的值，可判別寫入狀態及消去狀態。
<有關本實施形態的效果>
以下，利用圖32~圖35所示的比較例來說明有關本實施形態的製造方法及半導體裝置的效果。圖32~圖35是表示比較例的半導體裝置的製造工程的剖面圖。在圖32~圖35中，與圖1~圖24同樣，從各圖的左側朝右側，依序顯示記憶格領域1A、第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D。
在具有MISFET的半導體裝置中，藉由將 MISFET的閘極電極設為金屬閘極電極，可實現閘極電極的低電阻化。但，在形成金屬閘極電極之後形成源極．汲極領域的情況，進行用以使源極．汲極領域中的雜質擴散的熱處理時，金屬閘極電極會受到損傷，MISFET不會正常地動作。相對的，在記憶格領域的周邊電路領域中形成由半導體膜所成的虛擬閘極電極，形成源極．汲極領域SD來進行熱處理之後，只要將虛擬閘極電極置換成金屬閘極電極，便可不受到熱處理所引起的損傷，形成金屬閘極電極。亦即，在形成金屬閘極電極時，最好使用閘極後製製程。
在閘極後製製程中，可思考如以下說明的比較例般，將虛擬閘極電極置換成金屬閘極電極。在該比較例的半導體裝置的製造工程中，首先，進行利用圖1~圖10來說明的工程。亦即，形成控制閘極電極CG及虛擬閘極電極DG1~DG3以及由該等之上的氮化矽膜所成的絕緣膜IF3，形成覆蓋各閘極電極及絕緣膜IF3的絕緣膜IF4及層間絕緣膜IL1之後，研磨層間絕緣膜IL1的上面，而使由氮化矽膜所成的絕緣膜IF3、IF4從層間絕緣膜IL1露出。
其次，如圖32所示般，藉由進行CMP法的研磨，將層間絕緣膜IL1的上面、絕緣膜IF4的上面及絕緣膜IF3研磨，而使控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG1~DG3的各個的上面露出。在此研磨工程中，一起研磨由氧化矽膜所成的層間絕緣膜IL1 及由氮化矽膜所成的絕緣膜IF3、IF4。並且，該研磨是對於矽膜以選擇比高的條件進行。
但，在CMP法的研磨中，難以同研磨速率研磨氮化矽膜及氧化矽膜，相較於氮化矽膜，氧化矽膜是短時間被大幅度研磨。因此，在除去絕緣膜IF3而控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG1~DG3的各個的上面露出的時間點，由氧化矽膜所成的層間絕緣膜IL1的上面是被大幅度切削。
因此，層間絕緣膜IL1的上面是相較於絕緣膜IF4、控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG1~DG3的各個的上面，成為凹陷於半導體基板SB的主面側的形狀。亦即，研磨後的面未被平坦化，產生凹凸，發生所謂的凹陷的問題。
又，由於氮化矽膜是比氧化矽膜還難研磨，因此恐有在寬度大的圖案上殘留氮化矽膜之虞。例如圖32的高耐壓電晶體領域1C所示般，之後置換成寬度大的金屬閘極電極的虛擬閘極電極DG2是具有大的閘極長，可想像在虛擬閘極電極DG2上是絕緣膜IF3的一部分未被研磨而殘留。
並且，在虛擬閘極電極DG3被稀疏形成的第2低耐壓電晶體領域1D中，包含多晶矽膜的虛擬閘極電極DG3及予以覆蓋的絕緣膜IF4未被密集形成，層間絕緣膜IL1會在廣的面積被形成。因此，在上述研磨工程中，在第2低耐壓電晶體領域1D中，包括層間絕緣膜 IL1，覆蓋虛擬閘極電極DG3及其側壁的絕緣膜IF4及側壁(未圖示)的各個的上面會被大幅度切削。藉此，在第2低耐壓電晶體領域1D中，包含虛擬閘極電極DG3及層間絕緣膜IL1的全體的上面會變比較低。亦即，虛擬閘極電極DG3的上面的高度是比控制閘極電極CG、虛擬閘極電極DG1及DG3的各個的上面的高度更低。
其次，如圖33所示般，藉由進行與利用圖13~圖15來說明的工程同樣的工程，利用硬質遮罩IF5來覆蓋記憶格領域1A之後，藉由濕式蝕刻法來除去虛擬閘極電極DG1~DG3。在此，殘留於高耐壓電晶體領域1C的虛擬閘極電極DG2上的絕緣膜IF3雖可想像藉由虛擬閘極電極DG2被除去而剝離，但由於該濕式蝕刻是以對於氮化矽膜具有高的選擇比的條件來進行，因此被剝離的絕緣膜IF3是恐有作為殘渣來殘留於半導體基板SB上之虞。如此的殘渣是成為成膜不良或連接不良等的原因。
並且，因為絕緣膜IF3被形成，所以其下的虛擬閘極電極DG2的除去受阻，恐有虛擬閘極電極DG2的一部分的多晶矽膜PS1殘留之虞。亦即，在虛擬閘極電極DG2的其他的部分被除去而形成的溝的底部是覆蓋半導體基板SB的主面的一部分及絕緣膜IF1的上面的一部分之多晶矽膜PS1會殘留。
其次，如圖34所示般，藉由進行與利用圖16來說明的工程同樣的工程，依序形成絕緣膜HK、金屬膜MF1及MF2。藉此，完全埋入上述虛擬閘極電極DG1~ DG3被除去而形成的複數的溝的各者。
其次，如圖35所示般，例如使用CMP法，研磨由絕緣膜HK、金屬膜MF1及MF2所成的層疊膜的上面，藉此使層間絕緣膜IL1的上面露出。該研磨是將被埋入至複數的上述溝之該層疊膜彼此間分離，為了形成由各溝內的該層疊膜所成的金屬閘極電極而進行者。藉由此研磨工程，在第1低耐壓電晶體領域1B形成閘極電極G1，在高耐壓電晶體領域1C形成閘極電極G2，在第2低耐壓電晶體領域1D形成閘極電極G3。
此時，藉由利用圖32來說明的研磨工程，在被形成於層間絕緣膜IL1的上面之凹部內是由絕緣膜HK、金屬膜MF1及MF2所成的層疊膜的一部分未被研磨而殘留。並且，在第2低耐壓電晶體領域1D中，藉由利用圖32來說明的研磨工程，因為虛擬閘極電極DG3的上面後退，所以閘極電極G3會比閘極電極G1等形成低。
其後的圖示雖省略，但藉由進行與利用圖17~圖24來說明的工程同樣的工程，可製造比較例的半導體裝置。在藉此形成的比較例的半導體裝置中發生以下般的問題。
亦即，在層間絕緣膜IL1的上面形成有凹部，層間絕緣膜IL1的上面越遠離各閘極電極則變越低時，在層間絕緣膜IL1與被形成於其上的層間絕緣膜IL2(參照圖24)之間，由絕緣膜HK、金屬膜MF1及MF2所成的層疊膜的一部分會殘留。在此，即使進行與利用圖 22說明的工程同樣的工程，所欲為了使源極．汲極領域SD從層間絕緣膜IL1、IL2露出而形成接觸孔CH，也只能進行乾式蝕刻至該層疊膜的上面，產生接觸孔CH不貫通層間絕緣膜IL1的問題。
這是因為在形成接觸孔CH的乾式蝕刻中未設想加工金屬膜的情形，以對於金屬膜具有高的選擇比的條件來進行蝕刻。如此，在層間絕緣膜IL1的上面因凹陷而形成有凹部，若金屬膜殘留於此，則產生接觸柱塞的形成不良的問題。又，若含金屬膜的上述層疊膜殘留於層間絕緣膜IL1上，則恐有在元件內或元件彼此之間經由該層疊膜來產生短路之虞。因此，半導體裝置的可靠度會降低。
又，若上述層疊膜殘留於層間絕緣膜IL1上，則在利用圖19說明的矽化物層S2的形成工程中，從絕緣膜IF6露出的該層疊膜會從層間絕緣膜IL1的上面剝離，恐有在半導體基板SB上作為殘渣殘留之虞。該層疊膜可想像因形成矽化物層S2時的熱處理而剝離。又，該層疊膜可想像因加工絕緣膜IF6後進行的洗浄工程或形成矽化物層S2時使用的金屬膜的除去後進行的洗浄工程等而剝離。
又，如圖35的高耐壓電晶體領域1C所示般，若在絕緣膜IF1與閘極電極G2之間殘留有構成虛擬閘極電極DG2(參照圖32)的多晶矽膜PS1，則MISFETQ2的特性會大幅度變化，MISFETQ2不會正常動作。因此，半導體裝置的可靠度會降低。
又，如圖35的第2低耐壓電晶體領域1D所示般，若閘極電極G3的上面與層間絕緣膜IL1一起形成低，則在層間絕緣膜IL1的上面的凹部內殘留有包含上述金屬膜MF1、MF2的層疊膜時，閘極電極G3與其他的閘極絕緣膜或接觸柱塞等會經由該層疊膜而產生短路的問題。因此，半導體裝置的可靠度會降低。
該等的問題是圖7所示的控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上面上的蓋絕緣膜的絕緣膜IF3的膜厚越大則越顯著。因為若由氮化矽膜所成的絕緣膜IF3的膜厚大，則在利用圖32說明的工程進行的研磨的時間會變長，因此由氧化矽膜所成的層間絕緣膜IL1的上面會更大幅度凹陷。
但，基於以下的2個理由，難以縮小絕緣膜IF3的膜厚。
第1，在為了形成利用圖7說明的延長(extension)領域及擴散領域而進行的離子注入中，由避免之後形成的記憶格的可靠度降低的觀點來看，需要防止雜質離子貫通記憶體閘極電極MG而打進ONO膜ON。因此，記憶體閘極電極MG是在對於半導體基板SB的主面垂直的方向需要具有大的膜厚，為了形成如此的記憶體閘極電極MG，需要增大絕緣膜IF3的膜厚。
第2，在利用圖15說明的工程中，藉由濕式蝕刻來除去虛擬閘極電極DG1~DG3時，在上述源極．汲極領域SD的形成工程(參照圖7)中，需要防止雜質貫 通絕緣膜IF3而被注入至虛擬閘極電極DG1~DG3。這是因為在利用圖15說明的工程中進行的濕式蝕刻難以除去被過度導入雜質的虛擬閘極電極DG1~DG3。尤其是被過度導入作為p型雜質的B(硼)的多晶矽膜難以濕式蝕刻除去。
另外，在利用圖15說明的工程中使用乾式蝕刻來除去虛擬閘極電極DG1~DG3時，即使雜質以高的濃度導入至虛擬閘極電極DG1~DG3，還是可容易地除去虛擬閘極電極DG1~DG3。但，如利用圖15來說明般，本實施形態是採用high-k last的工程者，由於乾式蝕刻法是對於氧化矽膜的選擇比低，因此無法使用乾式蝕刻來除去虛擬閘極電極DG1~DG3。
但，在半導體基板上形成high-k膜之後，在high-k膜上隔著氮化鈦(TiN)膜等來形成虛擬閘極電極DG1~DG3時，亦即在進行所謂的high-k first的工程時，可使用乾式蝕刻來除去虛擬閘極電極DG1~DG3。因為即使是進行乾式蝕刻的情況，還是可對於TiN膜等的金屬膜以高的選擇比來進行蝕刻。
基於以上的2個理由，絕緣膜IF3是需要以大的膜厚形成。因此，如利用圖32說明般，若同時研磨由氮化矽膜所成的絕緣膜IF3及由氧化矽膜所成的層間絕緣膜IL1，則在層間絕緣膜IL1的上面形成有凹部。
於是，在本實施形態中，不同時研磨由氮化矽膜所成的絕緣膜IF3及由氧化矽膜所成的層間絕緣膜 IL1，如圖10所示般進行研磨而使由氮化矽膜所成的絕緣膜IF3、IF4從層間絕緣膜IL1露出後，藉由乾式蝕刻來除去各閘極電極上的絕緣膜IF3、IF4，其後研磨層間絕緣膜IL1。藉此，不論研磨工程的氮化矽膜與氧化矽膜的研磨速率的不同，可使各閘極電極的上面露出，且可防止層間絕緣膜IL1的上面凹陷。
亦即，如圖12所示般，露出控制閘極電極CG及虛擬閘極電極DG1~DG3時，在層間絕緣膜IL1的上面是凹部未被形成，相反的朝上方隆起。
因此，如利用圖16及圖17說明般，在層間絕緣膜IL1上形成由絕緣膜HK、金屬膜MF1及MF2所成的層疊膜之後，進行研磨工程來形成閘極電極G1~G3時，可防止該層疊膜的一部分殘留於層間絕緣膜IL1上。因此，可防止該層疊膜殘留於層間絕緣膜IL1上所引起的接觸柱塞的形成不良及在元件內或元件間的短路的發生。
又，由於本實施形態是藉由乾式蝕刻來除去絕緣膜IF3，因此不論絕緣膜IF3的寬，使絕緣膜IF3的膜厚均一地後退，可從控制閘極電極CG及虛擬閘極電極DG1~DG3的各個之上不殘留地除去絕緣膜IF3。因此，可防止絕緣膜IF3作為殘渣殘留。
因此，可防止因產生由絕緣膜IF3所成的殘渣而發生成膜不良或連接不良等。並且，在利用圖15說明的虛擬閘極電極DG1~DG3的除去工程中，可防止絕緣膜IF3殘留於虛擬閘極電極DG1~DG3的各個之上，虛擬 閘極電極DG1~DG3的除去被阻礙的情形。因此，可適當地除取虛擬閘極電極DG1~DG3，所以可防止因虛擬閘極電極DG1~DG3的一部分殘留於金屬閘極電極之下，而MISFET不正常動作的情形。
並且，在層間絕緣膜IL1上，由絕緣膜HK、金屬膜MF1及MF2所成的層疊膜會留下，藉此在利用圖19說明的矽化物層S2的形成工程中，可防止從絕緣膜IF6露出的該層疊膜從層間絕緣膜IL1的上面剝離，在半導體基板SB上作為殘渣殘留。因此，可防止在半導體基板SB上產生殘渣。
而且，即使為閘極圖案稀疏形成的領域，亦即第2低耐壓電晶體領域1D，照樣在層間絕緣膜IL1的研磨工程(參照圖12)中，可防止層間絕緣膜IL1及虛擬閘極電極DG3的各個的上面後退至比其他的領域的控制閘極電極CG及虛擬閘極電極DG1、DG2的各個的上面更低的位置。因此，在利用圖17說明的研磨工程之後，可防止在第2低耐壓電晶體領域1D的層間絕緣膜IL1上，由絕緣膜HK、金屬膜MF1及MF2所成的層疊膜的一部分殘留。
因此，可防止起因於上述層疊膜殘留於層間絕緣膜IL1上，第2低耐壓電晶體領域1D的金屬閘極電極，或被電性連接至接觸柱塞的源極．汲極領域SD等，經由該層疊膜，在元件內或元件彼此之間短路。
以上，在本實施形態中，可使半導體裝置的 可靠度提升。
(實施形態2)
以下，利用圖26~圖28說明有關本實施形態2的半導體裝置的製造方法。在前述實施形態1中，如利用圖11及圖12來說明般，藉由乾式蝕刻除去氮化矽膜(蓋絕緣膜)之後研磨氧化矽膜(層間絕緣膜)，但本實施形態是藉由將氮化矽膜及氧化矽膜一起回蝕，使虛擬閘極電極露出者。圖26~圖28是本實施形態的半導體裝置的製造工程中的剖面圖。在圖26~圖28中，與圖1同樣顯示記憶格領域1A、第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D。
在本實施形態中，首先，進行利用圖1~圖10來說明的工程。亦即，形成控制閘極電極CG及虛擬閘極電極DG1~DG3以及由該等之上的氮化矽膜所成的絕緣膜IF3，形成覆蓋各閘極電極及絕緣膜IF3的絕緣膜IF4及層間絕緣膜IL1之後，研磨層間絕緣膜IL1的上面，而使由氮化矽膜所成的絕緣膜IF3、IF4從層間絕緣膜IL1露出。如利用圖10來說明般，在進行至露出絕緣膜IF4的上面之層間絕緣膜IL1的上面的研磨工程中，可使層間絕緣膜IL1的上面無凹凸平坦化。
其次，如圖26所示般，藉由乾式蝕刻法來進行回蝕，而使絕緣膜IF4、IF3及層間絕緣膜IL1的各個的上面後退。藉此，除去絕緣膜IF4及層間絕緣膜IL1的 各個的上部的一部分，將絕緣膜IF3全部除去，而使控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上面露出。並且，使記憶體閘極電極MG的上部的一部分及覆蓋記憶體閘極電極MG的上面的矽化物層S1露出。
記憶體閘極電極MG是在包含控制閘極電極CG及其上的絕緣膜IF3的層疊膜的側壁被形成側壁狀的導體膜，上面的位置要比控制閘極電極CG更高。在將絕緣膜IF4、IF3及層間絕緣膜IL1的各者回蝕的該工程中，覆蓋記憶體閘極電極MG的上面之矽化物層S1是幾乎未被除去。因此，矽化物層S1的正下面的記憶體閘極電極MG是被矽化物層S1保護，所以未被除去。因此，在該回蝕後的控制閘極電極CG的上面及層間絕緣膜IL1的上面的各個之上的領域中，記憶體閘極電極MG的上部的一部分及記憶體閘極電極MG上的矽化物層S1會突出。
另外，在圖中，雖顯示控制閘極電極CG上的記憶體閘極電極MG的一方的側壁為藉由ONO膜ON的一部分來覆蓋的構造，但亦可思考比控制閘極電極CG還上面的ONO膜ON是全部被除去，記憶體閘極電極MG的側壁露出。
在此回蝕中，為了使控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上面露出，而使層間絕緣膜IL1、絕緣膜IF3及IF4的各個的上面後退與絕緣膜IF3、IF4的合計的膜厚同程度。絕緣膜IF3、IF4的合計的膜厚 是例如100nm。
在該回蝕的工程中，氧化矽膜及氮化矽膜是以相同的速度被除去。因此，絕緣膜IF4、IF3及層間絕緣膜IL1的各個的上面是以相同的速度後退。因此，藉由利用圖10說明的研磨工程來平坦化的面是藉由該回蝕工程來維持其面的平坦的形狀，後退至控制閘極電極CG等的上面的高度。因此，包含回蝕後的絕緣膜IF4、IF3及層間絕緣膜IL1的各個的上面的面是保持包含進行利用圖10說明的研磨之後的層間絕緣膜IL1及絕緣膜IF4的各個的上面的面的平坦性。
其次，如圖27所示般，利用CMP法來進行研磨，藉此將層間絕緣膜IL1、控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG1~DG3的各個的上面研磨而使後退。藉此，在層間絕緣膜IL1上突出的記憶體閘極電極MG的上部分會被除去，隨之，覆蓋記憶體閘極電極MG的上面的矽化物層S1全部被除去。因此，層間絕緣膜IL1、控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG1~DG3的各個的上面是被平坦化。
在利用圖26來說明的回蝕工程中，進行乾式蝕刻下，控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上面可想像因碳(C)等被導入而受到損傷。於是，在利用圖27來說明的研磨工程中，藉由除去控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上面的一部分來除去受到損傷的矽層。在此，使層間絕緣膜IL1的 上面後退的量是比100nm更小。另外，與前述實施形態1不同，層間絕緣膜IL1的上面是未隆起至上方，在與控制閘極電極CG等的閘極電極的上面同樣的高度具有平坦的形狀。
其次，如圖28所示般，藉由進行與利用圖18~圖24來說明的工程同樣的工程，可製造本實施形態的半導體裝置。
在本實施形態中，在利用圖26來說明的工程中，未進行除去研磨速率彼此不同的層間絕緣膜IL1及絕緣膜IF3(蓋絕緣膜)之類的研磨工程，將層間絕緣膜IL1、絕緣膜IF3及IF4回蝕。因此，藉由使層間絕緣膜IL1、絕緣膜IF3及IF4的各個的上面以同速度後退，可原封不動保持在利用圖10來說明的研磨工程研磨後的層間絕緣膜IL1的上面的平坦性，使虛擬閘極電極DG1~DG3等露出。
亦即，在層間絕緣膜IL1的上面是未形成有凹凸，因此可防止在層間絕緣膜IL1的上面形成有凹部，產生凹陷。並且，即使在閘極圖案被稀疏形成的第2低耐壓電晶體領域1D中，還是可防止層間絕緣膜IL1及虛擬閘極電極DG3的高度形成比控制閘極電極CG及虛擬閘極電極DG1等低。因此，在之後形成金屬閘極電極的過程中，可防止金屬膜殘留於層間絕緣膜IL1的上面上。因此，可取得與前述實施形態1同樣的效果。
並且，可思考取得圖10所示的構造之後，為 了使虛擬閘極電極DG1~DG3等的上面與層間絕緣膜IL1的上面在同一面平坦化，而研磨層間絕緣膜IL1的上面，藉此使層間絕緣膜IL1的上面後退絕緣膜IF3、IF4的合計的膜厚的100nm程度。但，CMP法等的研磨是具有越長時間進行則面的平坦性越受損的性質，因此最好進行研磨的時間短。
於是，本實施形態是在取得圖10所示的構造之後，進行回蝕，藉此使層間絕緣膜IL1的上面後退100nm程度，然後為了除去多晶矽膜的上面的損傷層，而如利用圖27說明般進行少量的研磨。亦即，本實施形態是取代100nm的研磨工程，而進行回蝕，因此可減少在取得圖10所示的構造之後進行的研磨的量。所以，不需要長時間進行研磨，因此可防止在與控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上面同樣的高度後退的層間絕緣膜IL1的上面形成有凹凸。換言之，可提高利用圖47說明的工程之後的層間絕緣膜IL1的膜厚的均一性。
如此一來，藉由提高控制閘極電極CG、虛擬閘極電極DG1~DG3、絕緣膜IF4及層間絕緣膜IL1的各個的上面的平坦性，可防止其後被形成於層間絕緣膜IL1上的膜的成膜不良或對於阻劑膜的曝光工程的偏焦等的發生。並且，藉由如上述般提高層間絕緣膜IL1等的上面的平坦性，在被形成於層間絕緣膜IL1上的溝內利用研磨工程來埋入柱塞或配線時，可防止金屬膜的研磨殘餘發生。 以上，可使半導體裝置的可靠度提升。
並且，可思考與本實施形態不同，在利用圖10說明的工程之後，藉由蝕刻來除去從層間絕緣膜IL1露出的部分，即控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的正上面的絕緣膜IF3、IF4，其後研磨層間絕緣膜IL1的上面。但，此情況，即使藉由該蝕刻來除去絕緣膜IF3、IF4，覆蓋記憶體閘極電極MG的側壁及上面的絕緣膜IF4也會因為被層間絕緣膜IL1所覆蓋，未被除去。
因此，即使所欲在該蝕刻之後研磨層間絕緣膜IL1的上面，而使層間絕緣膜IL1的上面與各閘極電極的上面在大致同一面內平坦化，由與記憶體閘極電極MG鄰接的氮化矽膜所成的絕緣膜IF4也需要同時研磨。此情況，因為對於記憶體閘極電極MG的相對性的研磨量容易變小，所以需要比較多地設定研磨量。因此，在各種的閘極電極彼此之間產生高度偏差的問題，及因層間絕緣膜IL1的上面的過度的研磨產生凹陷的問題。
相對於此，在本實施形態中，藉由利用圖26來說明的回蝕，在控制閘極電極CG上覆蓋記憶體閘極電極MG的絕緣膜IF4也除去。因此，其後進行利用圖27來說明的研磨工程時，可防止在各種的閘極電極彼此之間高度偏差及層間絕緣膜IL1的上面過度被研磨。因此，可使半導體裝置的可靠度提升。
(實施形態3)
以下，利用圖29~圖31說明有關本實施形態3的半導體裝置的製造方法。本實施形態的製造工程是與前述實施形態2幾乎同樣，但在研磨記憶體閘極電極的上部分之前，進行除去覆蓋記憶體閘極電極的上面的矽化物層之工程的點與前述實施形態2不同。圖29~圖31是本實施形態的半導體裝置的製造工程中的剖面圖。在圖29~圖31中，與圖1同樣顯示記憶格領域1A、第1低耐壓電晶體領域1B、高耐壓電晶體領域1C及第2低耐壓電晶體領域1D。
在本實施形態中，首先，進行利用圖1~圖10及圖26來說明的工程。亦即，形成控制閘極電極CG及虛擬閘極電極DG1~DG3以及由該等之上的氮化矽膜所成的絕緣膜IF3，形成覆蓋各閘極電極及絕緣膜IF3的絕緣膜IF4及層間絕緣膜IL1之後，研磨層間絕緣膜IL1的上面，而使由氮化矽膜所成的絕緣膜IF3、IF4從層間絕緣膜IL1露出。然後，藉由乾式蝕刻法來進行回蝕，而使絕緣膜IF4、IF3及層間絕緣膜IL1的各個的上面後退。藉此，使控制閘極電極CG及虛擬閘極電極DG1~DG3的各個的上面、以及絕緣膜IF4及層間絕緣膜IL1的各個的上面平坦化。
在此，該回蝕後的控制閘極電極CG的上面及層間絕緣膜IL1的上面的各個之上的領域中，記憶體閘極電極MG的上部的一部分及記憶體閘極電極MG上的矽化 物層S1會突出，覆蓋其上面的矽化物層S1會露出於層間絕緣膜IL1上。
其次，例如藉由利用氨加水(APM：ammonium hydrogen-peroxide mixture)來進行濕式蝕刻，除去露出於層間絕緣膜IL1上，覆蓋記憶體閘極電極MG的上面之矽化物層S1。藉此，使記憶體閘極電極MG的上面露出。
其次，如圖30所示般，藉由進行與利用圖27來說明的工程同樣的研磨工程，使層間絕緣膜IL1、控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG1~DG3的各個的上面平坦化。
其次，如圖31所示般，藉由進行與利用圖18~圖24來說明的工程同樣的工程，可製造本實施形態的半導體裝置。
在閘極後製製程中，為了使控制閘極電極、記憶體閘極電極及其他的虛擬閘極電極的各個的上面從層間絕緣膜露出而進行研磨工程。此時，若藉由研磨來除去例如覆蓋記憶體閘極電極的上面之矽化物層，則在該研磨中從記憶體閘極電極分離的矽化物層的粒子會因藉由研磨所產生的熱，而與各閘極電極中的矽反應，藉此在各閘極電極上再度形成有矽化物層。亦即，若所欲藉由研磨來除去矽化物層，則會有在終了研磨的時間點，在控制閘極電極、記憶體閘極電極及其他的虛擬閘極電極的各個的上面再度形成有薄的矽化物層的情況。
在閘極後製製程中，需要在該研磨之後除去一部分的擬似性的閘極電極的虛擬閘極電極而置換成金屬閘極電極，但藉由上述研磨再度被形成的矽化物層會成為障礙，產生無法除去虛擬閘極電極的問題。此情況，由於虛擬閘極電極未被除去，因此無法進行朝金屬閘極電極的置換。藉由研磨工程所被形成的薄的矽化物層是難以在該研磨工程後除去，因此最好在該研磨工程前除去矽化物層。
於是，本實施形態是在利用圖29說明的工程中，覆蓋記憶體閘極電極MG的上面，除去露出於層間絕緣膜IL1上的矽化物層S1。然後，在利用圖30說明的研磨工程中，不研磨矽化物層S1，研磨記憶體閘極電極MG的上部等，而使層間絕緣膜IL1、控制閘極電極CG、記憶體閘極電極MG及虛擬閘極電極DG1~DG3的各個的上面平坦化。
因此，在此是不藉由研磨工程來研磨記憶體閘極電極MG上的矽化物層S1，所以可防止薄的矽化物層被形成於各閘極電極的上面上。因此，在利用圖15說明的工程中，除去虛擬閘極電極DG1~DG3時，虛擬閘極電極DG1~DG3的各個的上面是未被薄的矽化物層所覆蓋，所以沒有被該矽化物層阻擋的情形，可容易除去虛擬閘極電極DG1~DG3。
因此，可將虛擬閘極電極DG1~DG3置換成金屬閘極電極的閘極電極G1~G3(參照圖28)，因此可 形成具有所望的特性之MISFETQ1~Q3。因此，可使半導體裝置的可靠度提升。
並且，本實施形態的製造工程室利用圖27來說明的矽化物層S1的除去工程以外，與前述實施形態2同樣。因此，在本實施形態中，可取得與前述實施形態2同樣的效果。
以上，根據其實施形態具體說明本發明者所研發的發明，但本發明並非限於前述實施形態，當然可在不脫離其要旨的範圍實施各種變更。
例如，在前述實施形態1、2中，針對藉由金屬閘極電極來形成高耐壓電晶體的閘極電極的情形進行說明，但即使在高耐壓電晶體領域不形成high-k膜及金屬閘極電極，藉由多晶矽膜來形成高耐壓電晶體的閘極電極也無妨。此情況，例如只要在利用圖14說明的工程，藉由絕緣膜IF4來覆蓋虛擬閘極電極DG2，便可之後的工程不將虛擬閘極電極DG2置換成金屬閘極電極留下，可使用虛擬閘極電極DG2作為不是虛擬閘極電極，而是實際構成電路的閘極電極。
並且，在前述實施形態1~3中，即使為使用形成high-k膜之後形成虛擬閘極電極的high-k first的製造方法的情況，亦為了防止雜質被注入至記憶體閘極電極之下的ONO膜，控制閘極電極上的蓋絕緣膜需要以大的膜厚形成。因此，在前述實施形態1~3中適用high-k first的製造方法也可取得同樣的效果。
1A‧‧‧記憶格領域
1B‧‧‧第1低耐壓電晶體領域
1C‧‧‧高耐壓電晶體領域
1D‧‧‧第2低耐壓電晶體領域
CG‧‧‧控制閘極電極
DG1~DG3‧‧‧虛擬閘極電極
EI‧‧‧元件分離領域
GI‧‧‧閘極絕緣膜
IF1、IF12、IF4‧‧‧絕緣膜
IL1‧‧‧層間絕緣膜
MC‧‧‧記憶格
MG‧‧‧記憶體閘極電極
ON‧‧‧ONO膜
S1‧‧‧矽化物層
SB‧‧‧半導體基板
SD‧‧‧源極．汲極領域

Claims (11)

  1. 一種半導體裝置的製造方法，其特徵係具有：(a)準備半導體基板之工程；(b)在前述半導體基板的主面上形成虛擬閘極電極及前述虛擬閘極電極上的第1絕緣膜之工程；(c)在前述虛擬閘極電極的旁邊的前述半導體基板的前述主面形成一對的第1源極．汲極領域之工程；(d)形成覆蓋前述虛擬閘極電極及前述第1絕緣膜，由與前述第1絕緣膜不同的材料所成的第2絕緣膜之工程；(e)研磨前述第2絕緣膜的上面，而使前述第1絕緣膜的上面從前述第2絕緣膜露出之工程；(f)在前述(e)工程之後，除去前述第1絕緣膜之工程；(g)在前述(f)工程之後，研磨前述第2絕緣膜的前述上面而使後退之工程；(h)在前述(g)工程之後，藉由將前述虛擬閘極電極置換成包含金屬膜的閘極電極，形成具備前述閘極電極及前述第1源極．汲極領域的場效電晶體之工程，在前述(g)工程之後，前述第2絕緣膜的前述上面的位置係比前述虛擬閘極電極的上面的位置更高，更具有：(b1)在前述(c)工程之前，在前述半導體基板的第2領域的前述主面上形成控制閘極電極及前述控制閘極 電極上的第4絕緣膜，在包含前述控制閘極電極及前述第4絕緣膜的層疊膜的側壁，隔著包含電荷蓄積部的第5絕緣膜來形成記憶體閘極電極之工程；(c1)在前述(b)工程之後，前述(d)工程之前，以能夠夾著包含前述控制閘極電極及前述記憶體閘極電極的圖案之方式，在前述半導體基板的前述主面形成一對的第2源極．汲極領域之工程，在前述(d)工程中，形成覆蓋前述控制閘極電極及前述第4絕緣膜的前述第2絕緣膜，在前述(e)工程中，藉由研磨前述第2絕緣膜的前述上面，使前述第4絕緣膜的上面從前述第2絕緣膜露出，在前述(f)工程中，除去前述第1絕緣膜及前述第4絕緣膜，前述控制閘極電極、前述記憶體閘極電極及前述第2源極．汲極領域係構成記憶格，前述(g)工程之後，前述第2絕緣膜的前述上面的位置係比前述控制閘極電極及前述記憶體閘極電極的各個的上面的位置更高。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述(h)工程係具有：(h1)藉由除去前述虛擬閘極電極來形成溝之工程；(h2)藉由在前述半導體基板上形成前述金屬膜來埋入前述溝之工程； (h3)藉由除去前述第2絕緣膜上的前述金屬膜而使前述第2絕緣膜的前述上面露出來形成包含前述溝內的前述金屬膜的前述閘極電極之工程。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中，更具有(h4)在前述(h1)工程之後，前述(h2)工程之前，形成覆蓋前述溝的底面的第3絕緣膜之工程，前述第3絕緣膜係介電常數比氮化矽更高。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中，在前述(c)工程中，藉由使用前述第1絕緣膜作為遮罩的離子注入法來形成前述第1源極．汲極領域，在前述(h1)工程中，藉由濕式蝕刻來除去前述虛擬閘極電極。
  5. 如申請專利範圍第4項之半導體裝置的製造方法，其中，在前述(h1)工程進行的前述濕式蝕刻中，使用氨水作為溶劑。
  6. 如申請專利範圍第1項之半導體裝置的製造方法，其中，前述第2絕緣膜係包含氧化矽膜，前述第1絕緣膜係包含氮化矽膜。
  7. 如申請專利範圍第1項之半導體裝置的製造方法，其中，在前述(c1)工程中，藉由使用前述記憶體閘極電極作為遮罩而進行離子注入，來形成前述第2源極．汲極領域。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中，更具有：(i)在前述(h)工程之後，形成覆蓋前述場效電晶體及前述第2絕緣膜的前述上面的第6絕緣膜之工程；(j)形成貫通前述第2絕緣膜及前述第6絕緣膜，被電性連接至前述第1源極．汲極領域的連接部之工程。
  9. 一種半導體裝置的製造方法，其特徵係具有：(a)準備半導體基板之工程；(b)在前述半導體基板的主面上形成虛擬閘極電極及前述虛擬閘極電極上的第1絕緣膜之工程；(c)在前述虛擬閘極電極的旁邊的前述半導體基板的前述主面形成一對的第1源極．汲極領域之工程；(d)形成覆蓋前述虛擬閘極電極及前述第1絕緣膜，由與前述第1絕緣膜不同的材料所成的第2絕緣膜之工程；(e)研磨前述第2絕緣膜的上面，而使前述第1絕緣膜的上面從前述第2絕緣膜露出之工程；(f)在前述(e)工程之後，藉由分別回蝕前述第1絕緣膜的前述上面及前述第2絕緣膜的前述上面，露出前述虛擬閘極電極的上面之工程；(g)在前述(f)工程之後，藉由將前述虛擬閘極電極置換成包含金屬膜的閘極電極，形成具備前述閘極電極及前述第1源極．汲極領域的場效電晶體之工程，更具有： (b1)在前述(c)工程之前，在前述半導體基板的第2領域的前述主面上形成控制閘極電極及前述控制閘極電極上的第4絕緣膜，在包含前述控制閘極電極及前述第4絕緣膜的層疊膜的側壁，隔著包含電荷蓄積部的第5絕緣膜來形成記憶體閘極電極之工程；(c1)在前述(b)工程之後，以能夠夾著包含前述控制閘極電極及前述記憶體閘極電極的圖案之方式，在前述半導體基板的前述主面形成一對的第2源極．汲極領域之工程；(c2)在前述(c)工程及前述(c1)工程之後，前述(d)工程之前，在前述第1源極．汲極領域、前述第2源極．汲極領域及前述記憶體閘極電極的各個的上面形成矽化物層之工程，在前述(d)工程中，形成覆蓋前述控制閘極電極及前述第4絕緣膜的前述第2絕緣膜，在前述(e)工程中，藉由研磨前述第2絕緣膜的前述上面，使前述第4絕緣膜的上面從前述第2絕緣膜露出，在前述(f)工程中，藉由回蝕前述第1絕緣膜的前述上面、前述第2絕緣膜的前述上面及前述第4絕緣膜的上面，使前述控制閘極電極的上面、前述記憶體閘極電極及前述記憶體閘極電極上的前述矽化物層從前述第1絕緣膜、前述第2絕緣膜及前述第4絕緣膜露出，更具有： (f1)在前述(f)工程之後，除去前述記憶體閘極電極上的前述矽化物層之工程；(f2)在前述(f1)工程之後，前述(g)工程之前，研磨前述記憶體閘極電極的前述上面之工程。
  10. 如申請專利範圍第9項之半導體裝置的製造方法，其中，前述第2絕緣膜係包含氧化矽膜，前述第1絕緣膜係包含氮化矽膜。
  11. 如申請專利範圍第9項之半導體裝置的製造方法，其中，更具有：(h)在前述(g)工程之後，形成覆蓋前述場效電晶體及前述第2絕緣膜的前述上面的第6絕緣膜之工程；(i)形成貫通前述第2絕緣膜及前述第6絕緣膜，被電性連接至前述第1源極．汲極領域的連接部之工程。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943822B2 (en) * 2018-03-15 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Forming gate line-end of semiconductor structures
CN110148582A (zh) * 2019-04-15 2019-08-20 上海华力集成电路制造有限公司 接触孔的制造方法
US11587828B2 (en) * 2020-08-11 2023-02-21 Nanya Technology Corporation Semiconductor device with graphene conductive structure and method for forming the same
CN113643979A (zh) * 2021-07-20 2021-11-12 上海华力集成电路制造有限公司 Hv cmos cmp方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293862A (ja) * 1996-04-30 1997-11-11 Sony Corp Ｍｏｓトランジスタの製造方法およびｃｍｏｓトランジスタの製造方法
US20140187010A1 (en) * 2012-12-31 2014-07-03 Texas Instruments Incorporated Replacement gate process

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177303B1 (en) 1998-09-28 2001-01-23 U.S. Philips Corporation Method of manufacturing a semiconductor device with a field effect transistor
US9012277B2 (en) * 2012-01-09 2015-04-21 Globalfoundries Inc. In situ doping and diffusionless annealing of embedded stressor regions in PMOS and NMOS devices
US9040404B2 (en) * 2012-11-14 2015-05-26 International Business Machines Corporation Replacement metal gate structure for CMOS device
JP6026914B2 (ja) 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN105097521B (zh) * 2014-05-04 2018-03-30 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
JP2016051745A (ja) * 2014-08-29 2016-04-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293862A (ja) * 1996-04-30 1997-11-11 Sony Corp Ｍｏｓトランジスタの製造方法およびｃｍｏｓトランジスタの製造方法
US20140187010A1 (en) * 2012-12-31 2014-07-03 Texas Instruments Incorporated Replacement gate process

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US10032667B2 (en) 2018-07-24

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