CN113643979A - Hv cmos cmp方法 - Google Patents
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Abstract
本发明公开了一种HV CMOS CMP方法，包括以下步骤：采用现有先高k栅介质后金属栅工艺形成赝栅膜结构；定义并打开赝栅窗口；定义并打开MOS结构的沟槽区；刻蚀形成赝栅和沟槽；沟槽内沉积侧墙，执行设计工艺，保留侧墙氮化物作为CMP的阻碍层；沉积接触孔刻蚀阻挡层和第一层间介质层，在沟槽内形成氮化物和氧化物；执行CMP过刻蚀，CMP过刻蚀停留在赝栅上；去除赝栅。本发明通过对MOS结构沟槽设计能对CMP实现有效的控制，使赝栅多晶硅保证了完整性和高度的均匀性，最终形成高度较为统一的赝栅，达到对后续不同尺寸的金属栅高度进行精确控制，提高产品的均一性。
Description
技术领域
本发明涉及集成电路领域，特别是涉及一种HV CMOS CMP方法。
背景技术
随着器件尺寸的不断减小，对于28纳米及以下HV COMS器件来说，以高K栅介质-金属栅制程成为发展的方向。目前有Gate-first和Gate-last HKMG技术，对于Gate-first技术，由于金属栅需要经历多道高温制程，会严重影响器件的性能和可靠性。相对于此，Gate-last技术可以有效的避免高温制程，有效的保证器件的性能和可靠性，但是赝栅结构平坦性成为了金属栅高度均匀性的关键步骤。
后栅工艺中，赝栅平坦化工艺主要通过CMP制程来实现。先形成无定形硅赝栅，之后在通过其他制程形成氮化物侧墙，在沉积一层层间介质层，后通过CMP来形成统一的无定形硅栅高度，保证后续金属栅的形成。
对于HV CMOS器件来说，高压/中压区存在大尺寸的栅极，由于CMP对不同尺寸的图案的负载才存在差异，相对于密集的小尺寸图案，大尺寸图案会导致高压/中压大尺寸赝栅高度远低于逻辑/存储器件区域，从而导致后续金属栅高度统一性和完整性，进而导致不同器件的性能差异性和可靠性，所以需要对赝栅高度的稳定性进行改善。
发明内容
在发明内容部分中引入了一系列简化形式的概念,该简化形式的概念均为本领域现有技术简化，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明要解决的技术问题是提供一种能提高HV CMOS CMP统一性/均一性的方法。
为解决上述技术问题，本发明提供的HV CMOS CMP方法，包括以下步骤：
S1，采用现有先高k栅介质后金属栅工艺形成赝栅膜结构；
S2，定义并打开赝栅窗口；
S3，定义并打开中压栅氧和高压栅氧上方硬掩膜的沟槽区；
S4，刻蚀形成赝栅和沟槽；
S5，沟槽内沉积侧墙，执行设计工艺，保留侧墙氮化物作为CMP的阻碍层；
S6，沉积接触孔刻蚀阻挡层和第一层间介质层，在沟槽内形成氮化物和氧化物；
S7，执行CMP过刻蚀，CMP过刻蚀停留在赝栅上；
S8，去除赝栅。
可选择的，进一步改进所述的HV CMOS CMP方法，实施步骤S2时，通过显影等离子体刻蚀定义赝栅窗口，等离子刻蚀停止在A-Si层。
可选择的，进一步改进所述的HV CMOS CMP方法，实施步骤S3时，由多晶硅光罩显影定义出MOS结构的沟槽区。
可选择的，进一步改进所述的HV CMOS CMP方法，实施步骤S4时，通过显影等离子体刻蚀形成赝栅和沟槽。
可选择的，进一步改进所述的HV CMOS CMP方法，实施步骤S5时，通过ALD工艺或者炉管HCD工艺沉积侧墙。
可选择的，进一步改进所述的HV CMOS CMP方法，实施步骤S5时，所述设计工艺包括：锗硅工艺、中压栅氧去除工艺、SMT工艺和自对准硅化物工艺。
可选择的，进一步改进所述的HV CMOS CMP方法，实施步骤S7时，沟槽内的侧墙、氮化物和氧化物形成CMP阻挡墙。
本发明基于HKMG gate last工艺流程下通过三次Poly光罩的显影刻蚀，在一定规则的大尺寸赝栅按规则形成沟槽，形成凹型结构并刻蚀停留在无定型硅(A-Si)上.然后通过Spacer1/Spacer2 Nitride沉积形成保护侧墙，并在ILD0 CMP工艺时形成的侧墙保护和CESL氧化物填充；对于ILD0 CMP工艺，侧墙、氮填充物和氧填充物对无定型硅(A-Si)的选择性差异导致一方面优化了栅面内的均匀性，另一方面也改善了不同尺寸赝栅负载的统一性。
本发明通过对MOS结构沟槽设计，能对CMP实现有效的控制，从而使赝栅多晶硅保证了完整性和高度的均匀性。利用显影的赝栅和显影的尺寸和排布，保持赝栅栅内/不同尺寸赝栅负载均匀性。本发明通过上述工艺设计最终形成高度较为统一的赝栅，达到对后续不同尺寸的金属栅高度进行精确控制，提高产品的均一性。
附图说明
本发明附图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性，对说明书中的描述进行补充。然而，本发明附图是未按比例绘制的示意图，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，本发明附图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是本发明流程示意图。
图2是本发明中间结构示意图一。
图3是本发明中间结构示意图二。
图4是本发明中间结构示意图三。
图5是本发明中间结构示意图四。
图6是本发明中间结构示意图五。
图7是本发明中间结构示意图六。
图8是本发明中间结构示意图七。
图9是本发明中间结构示意图八。
图10是本发明中间结构示意图九。
附图标记说明
衬底硅1
低压NMOS阱2
低压PMOS阱3
STI 4
中压NMOS阱5
高压NMOS漂移区6
高压NMOS阱7
栅介质赝栅9
硬掩膜板10
软掩模板一11
软掩模板二12
Cap Oxide 13
沟槽14
中压栅氧15
高压栅氧16。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容充分地了解本发明的其他优点与技术效果。本发明还可以通过不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点加以应用，在没有背离发明总的设计思路下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。本发明下述示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的具体实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性具体实施例的技术方案充分传达给本领域技术人员。
应当理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。不同的是，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。在全部附图中，相同的附图标记始终表示相同的元件。如在这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。应当以相同的方式解释用于描述元件或层之间的关系的其他词语(例如，“在……之间”和“直接在……之间”、“与……相邻”和“与……直接相邻”、“在……上”和“直接在……上”等)。
第一实施例；
本发明提供一种HV CMOS CMP方法，包括以下步骤：
S1，采用现有先高k栅介质后金属栅工艺形成赝栅膜结构；
S2，定义并打开赝栅窗口；
S3，定义并打开中压栅氧和高压栅氧上方硬掩膜的沟槽区；
S4，刻蚀形成赝栅和沟槽；
S5，沟槽内沉积侧墙，执行设计工艺，保留侧墙氮化物作为CMP的阻碍层；
S6，沉积接触孔刻蚀阻挡层和第一层间介质层，在沟槽内形成氮化物和氧化物；
S7，执行CMP过刻蚀，CMP过刻蚀停留在赝栅上；
S8，去除赝栅。
示例性的，步骤S1中所述赝栅膜结构如图2所示，栅介质8由以下膜层自下而上组成：IL Oxide(Interface layer oxide,栅介电氧化层)、HfO2(HK,高介电常数层)、TIN(BBM,底部阻挡层)；赝栅9由Amorphous Silicon制成；硬掩膜板由10PESIN(等离子增强沉积氮化硅)和PEOX(等离子增强氧化硅)制成；ASM软掩膜由11APF(Amorphous carbon，无定形α碳)和12NFDARC(无氮有机抗反射层,SiCO)和13Cap Oxide(Oxide，保护层二氧化硅)自上而下组成。Poly下面结构衬底硅1，LVNW 2(低压NMOS阱)，LVPW 3(低压PMOS阱)，STI(Shallow Trench Isolation,浅沟槽隔离)，MVNW 5(中压NMOS阱)，HVNDF 6(高压NMOS漂移区)，HVNW 7(高压NMOS阱)，中压栅氧15由furnace制成Oxidation，高压栅氧16由furnace制成Oxidatio。
需要说明的是，各半导体厂商的具体工艺会存在不同之处，只要是使用CMP工艺对赝栅进行去除的器件均能使用本发明所提供的方法，图2所示赝栅膜结构仅为示例，不应视为对应用本发明所提供方法赝栅膜结构的限制。
第二实施例；
本发明提供一种HV CMOS CMP方法，包括以下步骤：
S1，采用现有先高k栅介质后金属栅工艺形成赝栅膜结构，如图2所示；
S2，进行显影等离子体刻蚀定义赝栅窗口，等离子刻蚀停止在A-Si层并有一定的损失，如图3所示；
S3，进行由Poly光罩显影定义并打开MOS结构的沟槽区，刻蚀停止在A-Si层上并有一定的损失，如图4所示；
S4，进行显影等离子体刻蚀形成赝栅和沟槽，定义出最终的poly和Slot结构，Dummy poly Gate结构8～10构成，如图5所示，该结构俯视图如图6所示，Slot长宽被定义形成；
S5，用ALD技术或者炉管HCD技术分别沉积Spacer-1 17(侧墙-1)和Spacer-2 18(侧墙-2)，并引入SiGe 19(锗硅技术)、IOR(中压栅氧去除技术)、SMT(StressMemorizationTechnique，应力记忆技术)、Salicide(Self Aligned Silicide，自对准硅化物)等技术，最终形成如图7所示器件。保留的层墙氮化物可有效的作为CMP的阻碍层；
S6，通过沉积CESL 20(Contact Etch Stop Layer，接触孔刻蚀阻挡层)和ILD0HARP 21形成如图8所示结构。通过CESL氮化物和HARP氧化物填充，最终形成Slot内Spacer和CESL氮化物和HARP氧化物填充的CMP阻挡墙；
S7，执行CMP过刻蚀，CMP过刻蚀停留在赝栅上；形成如图9所示结构。通过Slot填充物组成的阻挡墙，有效的保持了大尺寸赝栅内的均匀性和不同尺寸赝栅的统一性，从而有效的保持的金属栅高度的均匀性和统一性。
S8，通过DPR(Dummy Poly Remove，赝栅去除技术)得到如图10所示结构，形成金属填充前高度统一的赝栅凹槽结构，保证金属栅高度的均匀性和统一性。进而保持器件的性能及可靠性
在此，参照作为示例性实施例的优选实施例(和中间结构)的示意性剖面图来描述根据本发明的示例性实施例。这样，预计会出现例如由制造技术和/或容差引起的示出的形状的变化。因此，示例性实施例不应当被解释为仅限于在此示出的区域的具体形状，而是还可以包含例如由制造所导致的形状偏差。除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (7)
1.一种HV CMOS CMP方法，其特征在于，包括以下步骤：
S1，采用现有先高k栅介质后金属栅工艺形成赝栅膜结构；
S2，定义并打开赝栅窗口；
S3，定义并打开中压栅氧和高压栅氧上方硬掩膜的沟槽区；
S4，刻蚀形成赝栅和沟槽；
S5，沟槽内沉积侧墙，执行设计工艺，保留侧墙氮化物作为CMP的阻碍层；
S6，沉积接触孔刻蚀阻挡层和第一层间介质层，在沟槽内形成氮化物和氧化物；
S7，执行CMP过刻蚀，CMP过刻蚀停留在赝栅上；
S8，去除赝栅。
2.如权利要求1所述的HV CMOS CMP方法，其特征在于：实施步骤S2时，通过显影等离子体刻蚀定义赝栅窗口，等离子刻蚀停止在A-Si层。
3.如权利要求1所述的HV CMOS CMP方法，其特征在于：实施步骤S3时，由多晶硅光罩显影定义出MOS结构的沟槽区。
4.如权利要求1所述的HV CMOS CMP方法，其特征在于：实施步骤S4时，通过显影等离子体刻蚀形成赝栅和沟槽。
5.如权利要求1所述的HV CMOS CMP方法，其特征在于：实施步骤S5时，通过ALD工艺或者炉管HCD工艺沉积侧墙。
6.如权利要求1所述的HV CMOS CMP方法，其特征在于：实施步骤S5时，所述设计工艺包括：锗硅工艺、中压栅氧去除工艺、SMT工艺和自对准硅化物工艺。
7.如权利要求1所述的HV CMOS CMP方法，其特征在于：实施步骤S7时，沟槽内的侧墙、氮化物和氧化物形成CMP阻挡墙。
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