CN1507012A - 半导体器件和半导体器件的制造方法 - Google Patents

半导体器件和半导体器件的制造方法 Download PDF

Info

Publication number
CN1507012A
CN1507012A CNA2003101182884A CN200310118288A CN1507012A CN 1507012 A CN1507012 A CN 1507012A CN A2003101182884 A CNA2003101182884 A CN A2003101182884A CN 200310118288 A CN200310118288 A CN 200310118288A CN 1507012 A CN1507012 A CN 1507012A
Authority
CN
China
Prior art keywords
mentioned
gate electrode
interlayer dielectric
dummy gate
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2003101182884A
Other languages
English (en)
Other versions
CN1259698C (zh
Inventor
ի���Ѳ�
斋藤友博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japanese Businessman Panjaya Co ltd
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1507012A publication Critical patent/CN1507012A/zh
Application granted granted Critical
Publication of CN1259698C publication Critical patent/CN1259698C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明的目的在于减少标记区周边的层间绝缘膜的凹进变形。其解决方案是在半导体衬底上边的第1区域上形成第1图形，在与上述半导体衬底上的第1区域不同的区域上形成第2图形，使得将上述第1和第2图形被覆起来那样地淀积层间绝缘膜，在上述层间绝缘膜上形成光刻抗蚀剂膜，在上述光刻抗蚀剂膜上，使得光掩模的器件图形与上述第1图形相对应，上述光掩模的位置对准用标记与上述第2图形相对应那样地进行步进重复曝光和显影处理，形成光刻抗蚀剂图形，用上述光刻抗蚀剂图形选择性地刻蚀除去上述第1和第2图形上的上述层间绝缘膜，在除去了上述光刻抗蚀剂图形后，对上述层间绝缘膜进行平坦化处理，使上述第1和第2图形露出来。

Description

半导体器件和半导体器件的制造方法
技术领域
本发明涉及半导体器件和半导体器件的制造方法。
背景技术
例如金属栅极晶体管可以用在特开平4-123439中讲述的镶嵌栅极电极的形成工艺制造。
图23(a)到图23(c)是示出现有的镶嵌栅极晶体管的制造工序的一部分的剖面图。
如图23(a)所示，首先，中间存在着氧化膜33地在已形成了作为元件隔离膜的STI(浅沟隔离)32的硅衬底31上形成虚设栅极电极34a、34b。该虚设栅极电极34b的图中横向方向的宽度构成为比虚设栅极电极34a的横向方向的宽度更宽。其次，以虚设栅极电极34a、34b为掩模向硅衬底31内注入杂质，形成源·漏区35a、35b。其次，使得将虚设栅极电极34a、34b被覆起来那样地淀积例如本身为氧化膜的层间绝缘膜36。
其次，如图23(b)所示，用化学机械研磨(CMP)使层间绝缘膜36平坦化，使虚设栅极电极34a、34b的表面露出来。
其次，如图23(c)所示，借助于例如化学干法刻蚀(CDE)等刻蚀除去虚设栅极电极34a、34b，以形成栅极沟37a、37b。然后，向栅极沟37a、37b内填埋形成作为栅极电极的金属(未画出来)。
[专利文献1]
特开平12-294557号公报
[专利文献2]
特开平4-123439号公报
发明内容
但是，在这样的镶嵌栅极电极的形成工序中，如图23(a)所示，虚设栅极电极34b上的层间绝缘膜36，与虚设栅极电极34a上边比较，要在更宽的范围内进行淀积。为此，在CMP中，虚设栅极电极34b上边的研磨速度，就变得比虚设栅极电极34a上边更慢，CMP结束时，如图23(b)所示，在虚设栅极电极34b上边，就会产生研磨残余36b’。为此，如图23(c)所示，即便是想要刻蚀除去虚设栅极电极34b，也会因残留下来的层间绝缘膜36’变成为阻挡层而不能进行刻蚀。于是，人们也考虑了采用更长时间地进行CMP的办法，来预先确实地除去虚设栅极电极34b上的层间绝缘膜36’。但是，当加长CMP的时间时，没有虚设栅极电极的场区中的层间绝缘膜36就会因被过度刻蚀而变成为过度地薄。
为了避免该虚设栅极电极34b上边的研磨残余的问题，就如要在后边详述的图24(a)和图24(b)所示那样，可以考虑在CMP工序之前，预先选择性地刻蚀除去虚设栅极电极34b上边的层间绝缘膜36的一部分。倘采用这样的方法，则如图24(b)所示，在虚设栅极电极34a上边和虚设栅极电极34b上边进行的研磨速度就变成为同等程度，结果就变成为可以整体地均等地实施研磨。因此，上边所说的过度研磨的问题就不会发生。然而，倘采用该方法，却会产生所谓的凹进变形的问题。以下详细地对该问题进行说明。
图24(a)～图24(c)、图25(a)和图25(b)是显示用上边所说的方法形成镶嵌栅极电极的工艺的各工序的剖面图。
图中左侧的区域A1，表示要形成该镶嵌栅极电极等的器件的器件形成区。图中右侧的区域A2，例如表示要形成位置对准用靶或对准偏差检查用靶的靶区。在这里，A3表示所谓的标记区。该标记区A3，是在光刻工序中在进行光掩模和衬底之间的位置对准时，与原版(光掩模)的位置对准用标记或对准偏差检查用靶形成用标记对应的光刻抗蚀剂膜的区域。该区域是在使用该光掩模的曝光时已复制了该光掩模的位置对准用标记等的图形的光刻抗蚀剂膜的区域。
以下，详细地对该镶嵌栅极电极的形成工序进行说明。
首先，如图24(a)所示，在已预先形成了作为元件隔离膜的STI32和位置对准用的靶40(1)(2)(3)等的衬底31上边，用热氧化等形成了氧化膜33之后，淀积多晶硅，对其进行构图，形成虚设栅极电极34a、34b。其次，以虚设栅极电极34a、34b为离子注入掩模离子注入杂质，使之进行扩散，形成源·漏区35a、35b。接着，使得将虚设栅极电极34a、34b被覆起来那样地淀积硅氧化膜等的层间绝缘膜36。其次，用旋转涂敷法等形成光刻抗蚀剂膜，用光刻技术，形成用来选择性地除去层间绝缘膜36的光刻抗蚀剂膜38的图形。
更为详细地说来，形成该光刻抗蚀剂膜38的图形的工序如下。
首先，进行已形成了要形成的图形的光掩模(未画出来)与衬底之间的位置对准。该位置对准采用使已在光掩模上形成的位置对准用标记和已在衬底31的靶区A2上形成的靶40(2)等之间的位置进行对准的办法进行。在该位置对准状态下进行曝光，然后，进行显影处理。借助于此，就可以形成目的为选择性地除去虚设栅极电极34b上边的层间绝缘膜36的抗蚀剂膜的图形。借助于该曝光和显影处理等，在靶区A2中，理所当然地也可以形成与上述位置对准用的标记的图形对应的抗蚀剂膜的图形(CMP辅助掩模)39。图26示出了该CMP辅助掩模39的平面图。可将图26中的D-D线的CMP辅助掩模39的剖面表示为图24(a)的CMP辅助掩模39。
其次，如图24(b)所示，用光刻抗蚀剂膜38借助于RIE等的各向异性刻蚀选择性地除去虚设栅极电极34b上的层间绝缘膜36。这时，理所当然地标记区A3的下侧的层间绝缘膜36也将被选择性地刻蚀，在层间绝缘膜36被刻蚀除去后，硅衬底31(或氧化膜33)就将露出来。
其次，如图24(c)所示，借助于CMP使层间绝缘膜36平坦化，使虚设栅极电极34a、34b的表面露出来。
其次，如图25(a)所示，刻蚀除去已露出来的虚设栅极电极34a、34b，形成栅极沟42a、42b。
然后，如图25(b)所示，在刻蚀除去了已在硅衬底31的表面上露出来的氧化膜30之后，在刻蚀除去后的硅衬底31上边形成例如由氧化物构成的栅极绝缘膜50，将多晶硅或金属等填埋到栅极沟42a、42b内，形成栅极电极43a、43b。
但是，在上述的CMP工序(图24(c))中，除了标记区A3的正下边的硅衬底31的一部分之外，标记区A3的周围部分上的层间绝缘膜36的一部分也被研磨。即，标记区A3周围部分中的层间绝缘膜36的图形(膜厚)发生了变动。将这种情况叫做凹进变形。当层间绝缘膜36的膜厚变动后，例如，在要在层间绝缘膜36的上边形成别的层的工序等中，在作为位置对准靶使用例如靶40(1)(3)等的情况下，这些靶40(1)(3)的读取误差就要变大。如果靶40(1)(3)等的读取误差变大，则产生衬底上边的各层间的对准偏差等的危险性也将增大。
本发明就是鉴于上述那些问题而发明的，其目的在于提供可以减少标记区的周围部分中的层间绝缘膜的凹进变形的半导体器件及其制造方法。
本发明的半导体器件的制造方法的构成为：在半导体衬底上的第1区域上形成第1图形，在与上述半导体衬底上的第1区域不同的区域上形成第2图形，使得将上述第1和第2图形被覆起来那样地淀积层间绝缘膜，在上述层间绝缘膜上形成光刻抗蚀剂膜，在上述光刻抗蚀剂膜上，使得光掩模的器件图形与上述第1图形相对应，上述光掩模的位置对准用标记与上述第2图形相对应那样地进行步进重复曝光和显影处理，形成光刻抗蚀剂图形，用上述光刻抗蚀剂图形选择性地刻蚀除去上述第1和第2图形上边的上述层间绝缘膜，在除去了上述光刻抗蚀剂图形后，对上述层间绝缘膜进行平坦化处理，使上述第1和第2图形的表面露出来。
此外，本发明的半导体器件的制造方法的构成为：在半导体衬底的器件形成区上形成虚设栅极电极的同时，在上述半导体衬底的靶区上形成防止凹进变形的图形，使得将上述虚设栅极电极和上述防止凹进变形的图形被覆起来那样地形成层间绝缘膜，在上述层间绝缘膜上边形成了光刻抗蚀剂膜之后，通过使光掩模的位置对准用标记或对准偏差检查用靶形成用标记与上述防止凹进变形的图形相对应后进行曝光和显影处理，形成用来选择性地刻蚀除去上述虚设栅极电极上边的上述层间绝缘膜的光刻抗蚀剂图形，和与上述标记对应的光刻抗蚀剂图形，用上述光刻抗蚀剂图形，选择性地刻蚀除去上述虚设栅极电极和上述防止凹进变形的图形上边的上述层间绝缘膜，在除去了上述光刻抗蚀剂图形之后，借助于化学机械研磨使上述层间绝缘膜平坦化，以使上述虚设栅极电极和上述防止凹进变形的图形的表面露出来，除去上述虚设栅极电极，填埋形成栅极电极。
此外，本发明的半导体器件的制造方法的构成为：在半导体衬底的器件形成区上形成虚设栅极电极的同时，在上述半导体衬底的靶区上形成防止凹进变形的图形，使得将上述虚设栅极电极和上述防止凹进变形的图形被覆起来那样地形成第1氮化膜，在上述虚设栅极电极的两侧形成含有氮化膜的侧壁，在整个面上形成层间绝缘膜，在上述层间绝缘膜上边形成了光刻抗蚀剂膜之后，通过使光掩模的位置对准用标记或对准偏差检查用靶形成用标记与上述防止凹进变形的图形相对应后进行曝光和显影处理，形成用来选择性地刻蚀除去上述虚设栅极电极上边的上述层间绝缘膜的光刻抗蚀剂图形，和与上述标记对应的光刻抗蚀剂图形，用上述光刻抗蚀剂图形，选择性地刻蚀除去上述虚设栅极电极和上述防止凹进变形的图形上边的上述层间绝缘膜，在除去了上述光刻抗蚀剂图形之后，对上述层间绝缘膜和上述第1氮化膜进行化学机械研磨，以使上述虚设栅极电极和上述防止凹进变形的图形的表面露出来，除去上述虚设栅极电极，填埋形成栅极电极。
此外，本发明的半导体器件的制造方法的构成为：在半导体衬底的器件形成区上形成虚设栅极电极的同时，在上述半导体衬底的靶区上形成防止凹进变形的图形，选择性地刻蚀上述防止凹进变形的图形形成图形沟，使得将上述虚设栅极电极和上述防止凹进变形的图形被覆起来那样地淀积层间绝缘膜，采用向上述图形沟内填埋层间绝缘膜的办法，形成光掩模和位置对准用的靶，在上述层间绝缘膜上边形成了光刻抗蚀剂膜之后，通过使光掩模的位置对准用标记或对准偏差检查用靶形成用标记与在上述防止凹进变形的图形上形成的上述靶相对应后进行曝光和显影处理，形成用来选择性地刻蚀除去虚设栅极电极上边的上述层间绝缘膜的光刻抗蚀剂图形，和与上述标记对应的光刻抗蚀剂图形，用上述光刻抗蚀剂图形，选择性地刻蚀除去上述虚设栅极电极和上述防止凹进变形的图形上边的上述层间绝缘膜，在除去了上述光刻抗蚀剂图形之后，借助于化学机械研磨使上述层间绝缘膜平坦化，使上述虚设栅极电极和上述防止凹进变形的图形的表面露出来，除去上述虚设栅极电极，在上述栅极沟内填埋形成栅极电极。
本发明的半导体器件，是具有已形成了半导体元件的第1区和已形成了与光掩模之间的位置对准用靶的第2区的半导体衬底的半导体器件，具备：在上述第1区上形成的第1图形，在上述第2区上形成的第2图形，在第1和第2区的图形周围形成的表面平坦的层间绝缘膜，在既是上述第2图形的周边而且是在上述半导体衬底的内部形成的位置对准用靶。
根据本发明，通过减小标记区的周边上的层间绝缘膜的凹进变形，可以减小要叠层到衬底上的各层间的对准偏差，由此，可以提高成品率。
附图说明
图1(a)～图1(c)是示出根据本发明的实施形态1制造镶嵌栅极晶体管的到途中为止的工序的剖面图。
图2(a)和图2(b)是示出作为本发明的实施形态1的接在图1(c)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图3(a)和3(b)是示出作为本发明的实施形态1的接在图2(b)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图4(a)和4(b)是示出作为本发明的实施形态1的接在图3(b)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图5是示出图2(a)的标记区的平面图。
图6(a)～图6(c)是示出根据本发明的实施形态1制造镶嵌栅极晶体管的到途中为止的工序的剖面图。
图7(a)和图7(b)是示出作为本发明的实施形态2的接在图6(c)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图8(a)和8(b)是示出作为本发明的实施形态2的接在图7(b)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图9(a)和9(b)是示出作为本发明的实施形态2的接在图8(b)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图10(a)～图10(c)是示出根据本发明的实施形态3制造镶嵌栅极晶体管的到途中为止的工序的剖面图。
图11(a)和图11(b)是示出作为本发明的实施形态3的接在图10(c)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图12(a)和12(b)是示出作为本发明的实施形态3的接在图11(b)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图13(a)和13(b)是示出作为本发明的实施形态3的接在图12(b)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图14(a)和14(b)是示出作为本发明的实施形态3的接在图13(b)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图15(a)和15(b)示出了与本发明的实施形态3对应的、在构成本发明以前实施的形成具备侧壁部分的镶嵌栅极电极的工序的一部分。
图16(a)～图16(c)是示出根据本发明的实施形态4制造镶嵌栅极晶体管的到途中为止的工序的剖面图。
图17(a)和图17(b)是示出作为本发明的实施形态4的接在图16(c)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图18(a)和18(b)是示出作为本发明的实施形态4的接在图17(b)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图19(a)和19(b)是示出作为本发明的实施形态4的接在图18(b)的后边的镶嵌栅极晶体管的制造工序的剖面图。
图20是示出图17(a)的标记区的平面图。
图21(a)和21(d)是示出与本发明的实施形态4对应的、在构成本发明以前实施的形成具备侧壁部分的镶嵌栅极电极的工序的一部分的剖面图。
图22是示出图21(a)的标记区的平面图。
图23(a)～图23(c)是示出现有的镶嵌栅极晶体管的制造工序的一部分的剖面图。
图24(a)～图24(c)是示出现有的另一镶嵌栅极晶体管的到途中为止的制造工序的剖面图。
图25(a)和图25(b)是示出接在图24(b)后边的现有的另一镶嵌栅极晶体管的制造工序的剖面图。
图26示出了图24(a)的标记区的平面图。
符号说明
1  硅衬底
2  (1)、2(2)、2(3)   靶
3a、3b  虚设栅极电极(第1图形)
3c  虚设栅极电极(第2图形、防止凹进变形的图形)
4  层间绝缘膜
5  光刻抗蚀剂膜
6  CMP辅助掩模
7a  STI
7b  缓冲氧化膜
8a、8b  源·漏区
9a、9b、9c  栅极沟
10a、10b  栅极电极(第3图形)
10c  栅极电极
11、13  氮化硅膜
12  氧化硅膜
15  靶
16  CMP辅助掩模
具体实施形态
以下，边参看附图边对本发明的实施形态进行说明。
(实施形态1)
在本实施形态中，用附图说明示出了目的为防止标记区的周围部分中的层间绝缘膜的凹进变形的基本原理的形态。
图1(a)～图1(c)、图2(a)和图2(b)、3(a)和图3(b)、图4(a)和图4(b)是出了用本发明的实施形态1制造镶嵌栅极晶体管的工序的各工序的剖面图，。
在这些图1(a)～图4(b)中，图中左侧区域的A1，表示要形成镶嵌栅极晶体管等的器件的器件形成区A1。图中右侧的区域A2，表示要形成与光掩模(原版)的位置对准用靶或对准偏差检查用靶等的靶区。
以下，对该镶嵌栅极晶体管的制造工序进行说明。
首先，如图1(a)所示，在已形成了作为元件隔离膜的STI 7a的硅衬底1的元件形成区A1上边，用热氧化等形成了缓冲氧化膜7b之后，淀积多晶硅，对其进行构图，形成虚设栅极电极(第1图形)3a、3b。这时，在靶区A2的标记区A3(参看图2(a))的下方，形成用来防止标记区A3的周围部分上的层间绝缘膜4的凹进变形的虚设栅极电极(防止凹进变形的图形，第2图形)3c。虚设栅极电极3b的图中的横向方向的宽度，形成得比虚设栅极电极3a的横向方向的宽度更大。
上述的标记区A3，在光刻工序中进行光掩模和衬底之间的位置对准时，叫做与光掩模的对准偏差检查用靶形成用标记或位置对准用标记对应的光刻抗蚀剂膜的区域。该区域，是在使用光掩模的曝光时，是复制该光掩模的位置对准用标记等的图形的光刻抗蚀剂膜的区域。
接着，以虚设栅极电极3a、3b为离子注入掩模向半导体衬底1内注入杂质，使之进行扩散，形成源·漏区8a、8b。
其次，如图1(b)所示，使得将虚设栅极电极3a、3b和防止凹进变形的图形3c被覆起来那样地淀积层间绝缘膜4。
其次，如图1(c)所示，用旋转涂敷法等在层间绝缘膜4的整个面上形成光刻抗蚀剂膜5。
其次，如图2(a)所示，在进行了光掩模(未画出来)与衬底之间的位置对准后进行步进重复曝光和显影处理，在大面积的虚设栅极电极3b上的光刻抗蚀剂膜上形成光掩模的器件图形。该光掩模与衬底之间的位置对准，变成为使光掩模的对准偏差检查用靶形成用标记或位置对准用标记与防止凹进变形的图形3c对应的状态。因此，在上述的曝光和显影处理中，在防止凹进变形的图形(虚设图形)3c的上方，理所当然地可以形成与光掩模的对准偏差检查用靶形成用标记或位置对准用标记对应的光刻抗蚀剂的图形(CMP辅助掩模)6。图5示出了该CMP辅助掩模6和标记区A3的平面图。
如图5所示，CMP辅助掩模6，具有大体上十字形的平面图形。图5的A-A线处的CMP辅助掩模6的剖面，与图2(a)的CMP辅助掩模6相对应。
其次，如图2(b)所示，用光刻抗蚀剂膜5和CMP辅助掩模6，对层间绝缘膜4进行本身为各向异性刻蚀的例如反应性离子刻蚀(RIE)，选择性地除去层间绝缘膜4。
其次，如图3(a)所示，除掉在刻蚀中使用的光刻抗蚀剂膜5和CMP辅助掩模6。
其次，如图3(b)所示，通过化学机械研磨(CMP)使层间绝缘膜4平坦化，借助于此，使虚设栅极电极3a、3b和防止凹进变形的图形3c的表面露出来。这时，由于层间绝缘膜4的CMP在整体上均等进行，所有虚设栅极电极3b和防止凹进变形的图形3c上边的研磨残余就可以可及性地减少。
其次，如图4(a)所示，刻蚀除去虚设栅极电极3a、3b和防止凹进变形的图形3c以及它们的下侧的缓冲氧化膜7b，形成栅极沟9a、9b、9c。
其次，如图4(b)所示，在已在栅极沟9a、9b、9c的底侧露出来的硅衬底1的表面上形成用氧化物等构成的栅极绝缘膜20。然后，在栅极沟9a、9b、9c内填埋形成栅极电极10a、10b(第3图形)以及栅极电极10c。具体地说，在使得将栅极沟9a、9b、9c填埋起来那样地淀积构成栅极电极的金属材料之后，通过CMP使该金属材料平坦化，形成栅极电极10a、10b。但是，也可以根据目的，向栅极沟9c内填埋别的材料。
如上所述，倘采用本实施形态，由于变成为在层间绝缘膜的形成工序之前，已在标记区的下方预先形成了防止凹进变形的图形，故在层间绝缘膜的淀积后，即便是对该层间绝缘膜进行CMP，也不会产生在标记区的周围部分上的层间绝缘膜的凹进变形。即，在可以可及性地减少对标记区的周围部分上的图形的影响的同时，还可以在层间绝缘膜内填埋形成双金属镶嵌栅电极。
另外，要在标记区的下方形成的防止凹进变形的图形的图形(虚设图形)的形状，通过使用具有与进行光刻抗蚀剂膜的构图处理的扫描器(曝光装置)的对准规格对应的位置对准标记的掩模，也可以得到具有在本实施形态中所示的十字形的形状以外的形状。
(实施形态2)
在本实施形态中，更为具体地对应用实施形态1的情况进行说明。就是说对在经由使在光掩模中形成的位置对准用标记对准到在硅衬底的靶区上形成的位置对准用靶上后进行曝光和显影处理的工序形成镶嵌栅极电极的情况下，防止标记区的周边部分的凹进变形的形态进行说明。
图6(a)～图6(c)、图7(a)和图7(b)、图8(a)和图8(b)、图9(a)和图9(b)是示出用本发明的实施形态2制造镶嵌栅极晶体管的工序的剖面图。
以下，对该镶嵌栅极晶体管的制造工序进行说明。
首先，如图6(a)所示，在已形成了作为元件隔离膜的STI 7a和位置对准用的靶2(1)到(3)等的硅衬底1上边，用热氧化等形成缓冲氧化膜7b，淀积多晶硅，对其进行构图，形成虚设栅极电极3a、3b。这时，在标记区A3(参看图7(a))的下方，形成防止凹进变形的图形3c。接着，以虚设栅极电极3a、3b为离子注入掩模，注入杂质，使之进行扩散，形成源·漏区8a、8b。
其次，如图6(b)所示，使得将虚设栅极电极3a、3b和防止凹进变形的图形3c被覆起来那样地淀积层间绝缘膜4。
其次，如图6(c)所示，借助于旋转涂敷法等在层间绝缘膜4的整个面上形成光刻抗蚀剂膜5。
其次，如图7(a)所示，用光刻技术形成用来选择性地除去虚设栅极电极3b上边的层间绝缘膜4的图形。说得更为详细一点，例如，在已进行了例如使光掩模的位置对准用的标记之一，和在标记区A3的下方形成的靶2(2)之间的位置对准的状态下，进行曝光和显影处理等。这时，在光刻抗蚀剂膜5的标记区A 3中，理所当然地可以与光掩模的位置对准用标记的图形相对应地形成CMP辅助掩模6。
然后，经由与实施形态1同样的工序后，完成镶嵌栅极晶体管。
就是说，如图7(b)所示，用光掩模5和CMP辅助掩模6，选择性地对虚设栅极电极3b的防止凹进变形的图形3c上的层间绝缘膜4进行刻蚀。
其次，如图8(a)所示，除去在刻蚀中使用的光刻抗蚀剂膜5和CMP辅助掩模6。
其次，如图8(b)所示，借助于CMP使层间绝缘膜4平坦化，使虚设栅极电极3a、3b和防止凹进变形的图形3c的表面露出来。
其次，如图9(a)所示，除去虚设栅极电极3a、3b和防止凹进变形的图形3c以及它们的下侧的缓冲氧化膜7b，形成栅极沟9a、9b、9c。
其次，如图9(b)所示，在已在栅极沟9a、9b、9c的底侧露出来的硅衬底1的表面上形成栅极绝缘膜20。然后，在栅极沟9a、9b、9c内填埋形成栅极电极10a、10b、10c。
如上所述，倘采用本实施形态，由于在层间绝缘膜的形成工序之前，已在标记区的下方预先形成了防止凹进变形的图形，故即便是在层间绝缘膜的淀积后实施该层间绝缘膜的CMP，也不会在标记区的周边部分的层间绝缘膜上产生凹进变形。因此，例如，在后工序中即便是在为了进行光掩模与衬底之间的位置对准而使用图9(b)中的靶2(1)、2(3)的情况下，由于如上所述已作成为使得防止在靶2(1)、2(3)上边产生的层间绝缘膜的凹进变形，故也可以高精度地读取这些靶2(1)、2(3)。由于如上所述已作成为可以高精度地读取靶2(1)、2(3)，故可以减少产生在衬底上边的各层间的对准偏差的可能性。
(实施形态3)
在本实施形态中，对在要形成具备侧壁部分的镶嵌栅极电极的情况下，防止标记区的周边的凹进变形的形态进行说明。
图10(a)～图10(c)、图11(a)和图11(b)、图12(a)和图12(b)、图13(a)和图13(b)、图14(a)和图14(b)是示出用本发明的实施形态3制造镶嵌栅极晶体管的工序的剖面图。
以下，对该镶嵌栅极晶体管的制造工序进行说明。
首先，如图10(a)所示，与实施形态1同样，在已形成了作为元件隔离膜的STI 7a的硅衬底1上，用热氧化等形成了缓冲氧化膜7b之后，淀积多晶硅，对其进行构图，形成虚设栅极电极3a、3b和防止凹进变形的图形3c。接着，向硅衬底1内离子注入杂质，形成源·漏区8a、8b。
其次，如图10(a)所示，在整个面上形成用来规定镶嵌栅极沟宽度的硅氮化膜11。
其次，如图10(b)和图10(c)所示，形成虚设栅极电极3a、3b和防止凹进变形的图形3c的侧壁部分。说得更为详细一点，用CVD法等向整个面上淀积氧化膜，用RIE刻蚀氧化膜和氮化膜11，如图10(b)所示，在虚设栅极电极3a、3b和防止凹进变形的图形3c中的每一者的两侧形成硅氧化膜12。然后，淀积硅氮化膜，如图10(c)所示，形成硅氮化膜13。
然后，经由与实施形态1同样的工序，完成镶嵌栅极晶体管。
就是说，如图11(a)所示，遍及整个面地淀积层间绝缘膜4。
其次，如图11(b)所示，用旋转涂敷法等在层间绝缘膜4的整个面上形成光刻抗蚀剂膜5。
其次，如图12(a)所示，用光刻技术形成目的为选择性地除去虚设栅极电极3b上的层间绝缘膜4的图形。这时，在光刻抗蚀剂膜5的标记区A3中理所当然地可以形成CMP辅助掩模6。
其次，如图12(b)所示，用光刻抗蚀剂膜5和CMP辅助掩模6，选择性地对虚设栅极电极3b和防止凹进变形的图形3c上的层间绝缘膜4进行刻蚀。
其次，如图13(a)所示，除去在刻蚀中使用的光刻抗蚀剂膜5和CMP辅助掩模6。
其次，如图13(b)所示，借助于CMP使层间绝缘膜4平坦化，使虚设栅极电极3a、3b和防止凹进变形的图形3c的表面露出来。
其次，如图14(a)所示，除去虚设栅极电极3a、3b和防止凹进变形的图形3c以及它们的下侧的缓冲氧化膜7b，形成栅极沟9a、9b、9c。
其次，如图14(b)所示，在已在栅极沟9a、9b、9c的底侧露出来的硅衬底1的表面上形成栅极绝缘膜20。然后，在栅极沟9a、9b、9c内填埋形成栅极电极10a、10b、10c。
图15(a)和图15(b)，在靶区A2中示出了在形成本发明之前实施的、形成具备侧壁部分的镶嵌栅极电极的工序的一部分。如图15(b)所示，在标记区A3的周边的层间绝缘膜4上在CMP工序中形成凹进变形41，因而给标记区A3的周边的图形造成了影响。
如上所述，倘采用本实施形态，则即便是在要形成具备侧壁部分的镶嵌栅极电极的情况下，也可以防止标记区的周边的层间绝缘膜的凹进变形。
(实施形态4)
在本实施形态中，对在与虚设栅极电极同一层上边在靶区上形成与光掩模之间的位置对准用靶，而且，在与光掩模之间的位置对准中使用该位置对准用靶的情况下，防止标记区的周边的凹进变形的形态，进行说明。
图16(a)～图16(c)、图17(a)和图17(b)、图18(a)和图18(b)、图19(a)和图19(b)是示出用本发明的实施形态4制造镶嵌栅极晶体管的工序的剖面图。
以下，对该镶嵌栅极晶体管的制造工序进行说明。
首先，如图16(a)所示，在已形成了STI 7a的衬底1的上边，中间存在着缓冲氧化膜7b地形成虚设栅极电极3a、3b和防止凹进变形的图形3c。接着，以虚设栅极电极3a、3b为掩模向硅衬底1内离子注入杂质，形成源·漏区8a、8b。
其次，如图16(a)所示，用光刻技术，在防止凹进变形的图形3c上形成用来形成与光掩模之间的位置对准用的靶的沟图形14。
其次，如图16(b)所示，使得将虚设栅极电极3a、3b和防止凹进变形的图形3c被覆起来那样地淀积层间绝缘膜4。这时，向防止凹进变形的图形3c的沟图形14内填埋层间绝缘膜4，形成位置对准用的靶15(参看图20)。
其次，如图16(c)所示，在层间绝缘膜4的整个面上形成光刻抗蚀剂膜5。
其次，如图17(a)所示，用光刻技术形成用来选择性地除去虚设栅极电极3b上边的层间绝缘膜4的图形。即，使在光掩模上形成的位置对准用的标记之一，对准到在防止凹进变形的图形3c上形成的靶15上，并进行光掩模与衬底之间的位置对准。在该位置对准状态下，进行曝光，然后进行显影处理等。这时，如图17(a)所示，在光刻抗蚀剂膜5的标记区A3中，就可以与光掩模的位置对准用标记的图形相对应地形成CMP辅助掩模16。图20示出了含有该CMP辅助掩模16的标记区A3的平面图。图20的B-B线处的CMP辅助掩模16的剖面，与图17(a)的CMP辅助掩模16相对应。
然后，经由与实施形态1同样的工序后，完成镶嵌栅极晶体管。
就是说，如图17(b)所示，用光刻抗蚀剂膜5和CMP辅助掩模6，选择性地对虚设栅极电极3b和防止凹进变形的图形3c上边的层间绝缘膜4进行刻蚀。
其次，如图18(a)所示，除去在刻蚀中使用的光刻抗蚀剂膜5和CMP辅助掩模6。
其次，如图18(b)所示，借助于CMP使层间绝缘膜4平坦化，使虚设栅极电极3a、3b和防止凹进变形的图形3c的表面露出来。
其次，如图19(a)所示，除去虚设栅极电极3a、3b和防止凹进变形的图形3c以及它们的下侧的缓冲氧化膜7b，形成栅极沟9a、9b、9c。
其次，如图19(b)所示，在已在栅极沟9a、9b、9c的底侧露出来的硅衬底1的表面上形成栅极绝缘膜20。然后，在栅极沟9a、9b、9c内填埋形成栅极电极10a、10b、10c。
图21(a)～图21(d)，在标记区A2中示出了在形成本发明之前实施的、形成镶嵌栅极电极的工序的一部分。
图22是示出图21(a)中的靶43和CMP辅助掩模16的平面图。图22的C-C线处的靶43和CMP辅助掩模16的剖面图，与图21(a)的靶43和CMP辅助掩模16相对应。
如图21(d)所示，在标记区A3的周边的层间绝缘膜4上形成凹进变形37，会给层间绝缘膜4的图形造成影响。另外，在本例中，如图21(a)所示，相对于将靶(对准线)43构成为所谓的正图形，在本实施形态中，如图19(b)所示，则构成为反转图形。
如上所述，倘采用本实施形态，则可以防止标记区的周边的层间绝缘膜的凹进变形。此外，由于将位置对准用的靶形成为使其填埋到防止凹进变形的图形内，故即便是实施CMP工序，该已填埋进去的靶也不会消失。因此，即便是在后工序中为了进行位置对准也可以使用该已填埋进去的靶。本发明并不限定于上述的实施形态。在不背离本发明的要旨的范围内可以进行种种的变形后实施。
例如，与光掩模的标记相对应地形成的CMP辅助掩模的形状，并不限定于在上述的实施形态中所示的形状。此外，在与虚设栅极电极同一层上形成的虚设图形(防止凹进变形的图形)的形状，也并不限定于上述实施形态的形状。
此外，位置对准·对准偏差检查用的靶的图形，除去机械检查用的图形之外，还包括用来用目视进行检查的游标图形。
此外，本实施形态不仅在形成镶嵌栅极电极的情况下，在形成STI或布线层等的器件图形的情况下也可以应用。
此外，在本实施形态中，虽然将虚设栅极电极构成为仅仅由多晶硅膜构成的单层构造，但是，例如也可以构成为由多晶硅膜和硅氮化膜构成的2层构造。
此外，在本实施形态中，虽然用CMP形成填埋形成于栅极沟的栅极电极，但是，例如也可以用光刻技术和RIE等各向异性刻蚀形成。此外，也可以将栅极电极形成为使多种金属混合或反应的栅极电极，而不必像本实施形态那样仅仅用单一种类的金属构成，此外，也可以作成为使得在1块衬底上边形成多种的栅极电极而没有必要都用同一构造的栅极电极构成要在衬底上边形成的栅极电极。
此外，在本实施形态中，作为栅极绝缘膜虽然使用的是氧化膜，但是除去氧化膜之外，也可以将淀积膜、高电介质膜等用于栅极绝缘膜。

Claims (14)

1.一种半导体器件的制造方法，
在半导体衬底上的第1区域上形成第1图形，
在与上述半导体衬底上的第1区域不同的区域上形成第2图形，
使得将上述第1和第2图形被覆起来那样地淀积层间绝缘膜，
在上述层间绝缘膜上形成光刻抗蚀剂膜，
在上述光刻抗蚀剂膜上，使得光掩模的器件图形与上述第1图形相对应，上述光掩模的位置对准用标记与上述第2图形相对应那样地，进行步进重复曝光和显影处理，形成光刻抗蚀剂图形，
用上述光刻抗蚀剂图形选择性地刻蚀除去上述第1和第2图形上的上述层间绝缘膜，
在除去了上述光刻抗蚀剂图形后，对上述层间绝缘膜进行平坦化处理，使上述第1和第2图形的表面露出来。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于：借助于化学机械研磨对上述层间绝缘膜进行平坦化处理。
3.根据权利要求1或2所述的半导体器件的制造方法，其特征在于：在上述光掩模上形成有对准偏差检查用靶形成用标记，在上述层间绝缘膜的淀积工序之前，预先与上述对准偏差检查用靶形成用标记对应地形成第2图形。
4.根据权利要求1到3中的任一项所述的半导体器件的制造方法，其特征在于：在上述平坦化处理后，除去上述第1图形，在上述第1图形除去后的沟内填埋形成第3图形。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于：作为上述第3图形填埋形成晶体管的栅极电极。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于：在上述层间绝缘膜的淀积之前，以上述第1图形为掩模，向上述半导体衬底内注入杂质形成上述晶体管的源·漏区。
7.根据权利要求4所述的半导体器件的制造方法，其特征在于：在与上述第1图形的除去工序同一工序中，在除去了上述第2图形后，向上述第2图形的除去后的沟内，填埋形成与上述第3图形相同的材料。
8.根据权利要求1到7中的任一项所述的半导体器件的制造方法，其特征在于：借助于同一工序用同一材料形成上述第1图形和上述第2图形。
9.根据权利要求1到8中的任一项所述的半导体器件的制造方法，其特征在于：上述第2图形上的光刻抗蚀剂图形，具有大体上十字形的平面图形。
10.一种半导体器件的制造方法，其特征在于：
在半导体衬底的器件形成区上形成虚设栅极电极的同时，在上述半导体衬底的靶区上形成防止凹进变形的图形，
使得将上述虚设栅极电极和上述防止凹进变形的图形被覆起来那样地形成层间绝缘膜，
在上述层间绝缘膜上形成了光刻抗蚀剂膜之后，通过使得光掩模的器件图形与虚设栅极电极相对应，上述光掩模的位置对准用标记或对准偏差检查用靶形成用标记与上述防止凹进变形的图形相对应那样地，进行步进重复曝光和显影处理，形成光刻抗蚀剂图形，
用上述光刻抗蚀剂图形，选择性地刻蚀除去上述虚设栅极电极和上述防止凹进变形的图形上的上述层间绝缘膜，
在除去了上述光刻抗蚀剂图形之后，借助于化学机械研磨使上述层间绝缘膜平坦化，以使上述虚设栅极电极和上述防止凹进变形的图形的表面露出来，
除去上述虚设栅极电极，填埋形成栅极电极。
11.一种半导体器件的制造方法，其特征在于：
在半导体衬底的器件形成区上形成虚设栅极电极的同时，在上述半导体衬底的靶区上形成防止凹进变形的图形，
使得将上述虚设栅极电极和上述防止凹进变形的图形被覆起来那样地形成氮化膜，在上述虚设栅极电极的两侧形成含有氮化膜的侧壁，
在整个面上形成层间绝缘膜，
在上述层间绝缘膜上形成光刻抗蚀剂膜之后，通过使得光掩模的器件图形与上述虚设栅极电极相对应，上述光掩模的位置对准用标记或对准偏差检查用靶形成用标记与上述防止凹进变形的图形相对应地，进行步进重复曝光和显影处理，形成光刻抗蚀剂图形，
用上述光刻抗蚀剂图形，选择性地刻蚀除去上述虚设栅极电极和上述防止凹进变形的图形上的上述层间绝缘膜，
在除去了上述光刻抗蚀剂图形之后，对上述层间绝缘膜和上述氮化膜进行化学机械研磨，以使上述虚设栅极电极和上述防止凹进变形的图形的表面露出来，
除去上述虚设栅极电极，填埋形成栅极电极。
12.一种半导体器件的制造方法，其特征在于：
在半导体衬底的器件形成区上形成虚设栅极电极的同时，在上述半导体衬底的靶区上形成防止凹进变形的图形，
选择性地刻蚀上述防止凹进变形的图形形成图形沟，
通过使得将上述虚设栅极电极和上述防止凹进变形的图形被覆起来那样地淀积层间绝缘膜以向上述图形沟内填埋层间绝缘膜，在上述防止凹进变形的图形上形成与光掩模位置对准用的靶，
在上述层间绝缘膜上形成光刻抗蚀剂膜之后，通过使光掩模的器件图形与上述虚设栅极电极相对应，使上述光掩模的位置对准用标记或对准偏差检查用靶形成用标记与在上述防止凹进变形的图形上形成的上述靶相对应地进行曝光和显影处理，形成光刻抗蚀剂图形，
用上述光刻抗蚀剂图形，选择性地刻蚀除去上述虚设栅极电极和上述防止凹进变形的图形上的上述层间绝缘膜，
在除去上述光刻抗蚀剂膜之后，借助于化学机械研磨使上述层间绝缘膜平坦化，使上述虚设栅极电极和上述防止凹进变形的图形的表面露出来，
除去上述虚设栅极电极，在上述栅极沟内填埋形成栅极电极。
13.一种具有已形成了半导体元件的第1区和已形成了与光掩模之间的位置对准用靶的第2区的半导体衬底的半导体器件，具备：
在上述第1区上形成的第1图形，
在上述第2区上形成第2图形，
在第1和第2区的周围形成的表面平坦的层间绝缘膜，
在既是上述第2图形的周边而且是在上述半导体衬底的内部形成的位置对准用靶。
14.根据权利要求13所述的半导体器件，其特征在于：上述第1图形是布线。
CNB2003101182884A 2002-12-10 2003-12-09 半导体器件和半导体器件的制造方法 Expired - Lifetime CN1259698C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP358248/2002 2002-12-10
JP2002358248A JP3958199B2 (ja) 2002-12-10 2002-12-10 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN1507012A true CN1507012A (zh) 2004-06-23
CN1259698C CN1259698C (zh) 2006-06-14

Family

ID=32758020

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003101182884A Expired - Lifetime CN1259698C (zh) 2002-12-10 2003-12-09 半导体器件和半导体器件的制造方法

Country Status (5)

Country Link
US (1) US7084022B2 (zh)
JP (1) JP3958199B2 (zh)
KR (1) KR100579687B1 (zh)
CN (1) CN1259698C (zh)
TW (1) TWI254380B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109509703A (zh) * 2017-09-15 2019-03-22 东芝存储器株式会社 半导体装置的制造方法及半导体晶圆
CN113643979A (zh) * 2021-07-20 2021-11-12 上海华力集成电路制造有限公司 Hv cmos cmp方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521966B1 (ko) * 2003-04-29 2005-10-17 매그나칩 반도체 유한회사 씨모스 이미지센서의 제조방법
JP2007035768A (ja) * 2005-07-25 2007-02-08 Toshiba Corp 合わせずれ検査用マークの形成方法及び半導体装置の製造方法
JP4630778B2 (ja) * 2005-09-15 2011-02-09 シャープ株式会社 アライメントマークの形成方法
JP2009105280A (ja) * 2007-10-24 2009-05-14 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US9000525B2 (en) 2010-05-19 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for alignment marks
US9978647B2 (en) * 2015-12-28 2018-05-22 United Microelectronics Corp. Method for preventing dishing during the manufacture of semiconductor devices
US10304685B2 (en) * 2017-08-14 2019-05-28 United Microelectronics Corp. Manufacturing method of integrated circuit
US11152270B2 (en) * 2019-12-01 2021-10-19 Winbond Electronics Corp. Monitoring structure for critical dimension of lithography process

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3029653B2 (ja) 1990-09-14 2000-04-04 株式会社東芝 半導体装置の製造方法
US6054355A (en) 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
JP2000294557A (ja) 1999-04-05 2000-10-20 Sony Corp 研磨して使用する電子装置
US6468849B1 (en) * 1999-06-11 2002-10-22 Texas Instruments Incorporated Methods and devices for optimized digital and analog CMOS transistor performance in deep submicron technology
KR20020008999A (ko) 2000-07-22 2002-02-01 이준석 원격 주문 시스템 및 그 방법
US6924090B2 (en) * 2001-08-09 2005-08-02 Neomax Co., Ltd. Method of recording identifier and set of photomasks

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109509703A (zh) * 2017-09-15 2019-03-22 东芝存储器株式会社 半导体装置的制造方法及半导体晶圆
CN109509703B (zh) * 2017-09-15 2023-07-25 铠侠股份有限公司 半导体装置的制造方法及半导体晶圆
CN113643979A (zh) * 2021-07-20 2021-11-12 上海华力集成电路制造有限公司 Hv cmos cmp方法

Also Published As

Publication number Publication date
CN1259698C (zh) 2006-06-14
US7084022B2 (en) 2006-08-01
KR20040050873A (ko) 2004-06-17
JP2004193268A (ja) 2004-07-08
TW200416889A (en) 2004-09-01
JP3958199B2 (ja) 2007-08-15
KR100579687B1 (ko) 2006-05-15
TWI254380B (en) 2006-05-01
US20050127460A1 (en) 2005-06-16

Similar Documents

Publication Publication Date Title
CN1237616C (zh) 具有浮置栅的半导体存储器及其制造方法
CN1270380C (zh) 半导体器件及其制造方法
CN1681081A (zh) 半导体晶片及其制造方法
CN1181554C (zh) 半导体器件及其制造方法
CN1860586A (zh) 用于制造硬掩模的方法和硬掩模结构
CN1259698C (zh) 半导体器件和半导体器件的制造方法
CN101042999A (zh) 硬掩模叠层和图案化方法
CN1837956A (zh) 灰色调掩模和薄膜晶体管基板的制造方法
CN1476072A (zh) 半导体器件
CN1649154A (zh) 半导体晶片及其制造方法
CN1862785A (zh) 制造半导体装置的方法
CN1767205A (zh) 包括高k－介质材料的半导体器件及其形成方法
CN1297256A (zh) 半导体装置及其制造方法
CN1521803A (zh) 半导体器件的制造方法
CN101079385A (zh) 器件和形成器件的方法以及掩模
CN1242485C (zh) 半导体器件及其制造方法
CN101030557A (zh) 半导体器件及其制造方法
CN1949540A (zh) 半导体装置及其制造方法
CN1601741A (zh) 半导体器件及其制造方法
CN1728388A (zh) 半导体存储装置及其制造方法
CN100336199C (zh) 半导体装置的制造方法
CN1921087A (zh) 多层膜作为硬掩模和抗反射层的应变源漏cmos的制作方法
CN1518090A (zh) 半导体器件的制造方法
CN1691319A (zh) 半导体器件
CN1860608A (zh) 半导体装置、半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170803

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Toshiba Corp.

CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Japanese businessman Panjaya Co.,Ltd.

Address after: Tokyo, Japan

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20211012

Address after: Tokyo, Japan

Patentee after: Japanese businessman Panjaya Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.

TR01 Transfer of patent right
CX01 Expiry of patent term

Granted publication date: 20060614

CX01 Expiry of patent term