CN1405858A - 生成掩膜数据、掩膜、记录介质的方法和制造半导体器件的方法 - Google Patents

生成掩膜数据、掩膜、记录介质的方法和制造半导体器件的方法 Download PDF

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Abstract

本发明提供了一种生成掩膜数据、掩膜、以及记录介质的方法和制造半导体器件的方法，该方法应用于具有优良填充性的层间绝缘层的半导体器件的制造中，该层间绝缘层按照0.13μm设计规则，在相邻布线层的间隔中形成。本发明还提供了一种生成掩膜数据、掩膜、以及记录介质的方法和制造半导体器件的方法。该半导体器件包括位于基板指定图案中的布线层和位于基板上指定图案中的应力减轻层。生成掩膜数据的方法包括通过施加一个正(+)调整量来调整布线层图案(120)的大小，用以形成调整大小后的图案(130)的步骤，删除调整大小后相互重叠的那些图案(130)的步骤，和调整大小后的图案外面形成具有特定宽度的应力减轻层图案的步骤。

Description

生成掩膜数据、掩膜、记录介质的方法 和制造半导体器件的方法
技术领域
本发明涉及生成掩膜数据、掩膜、记录介质的方法和制造半导体器件的方法，尤其涉及生成掩膜数据、掩膜、记录介质的方法和用于制造具有层间绝缘层的半导体器件的方法，其中，即使布线层之间间隙很小，该层间绝缘层亦可良好地填充于其间。
技术背景
在如大规模集成电路(LSI)的半导体器件中，伴随着元件的小型化，高密度化及多层化，其布线层宽度变小，层间间隔变小。例如在0.13μm代设计规则中，金属布线层的最小线宽为0.2μm，最小间隔为0.22μm。在这样狭窄的空间布线层之间，如果用CVD法进行氧化硅填充，由于布线层的间隔狭窄，会导致填充的氧化硅层出现空隙，从而造成填充不良的后果。
把溶解在有机溶剂中的绝缘材料旋转涂敷在晶片上，并通过以后的热处理硬化，便可生成被称作旋涂沉积薄膜(Spin OnGlass，简称SOG)的涂敷氧化硅。由于流动性好，这样的SOG填充性能良好。但在进行所谓“固化”的热硬化处理后，当有机溶剂蒸发时，SOG层会发生收缩现象。
本发明的发明人确认，在例如0.13μm代的设计规则中，当把SOG层用作层间绝缘层时，由于SOG层的收缩，对布线层在厚度方向施加压力，对于铝金属之类的布线层来说容易产生变形。而在布线层变形后，布线的可靠性和抗迁移性通常会降低。此外，具有孤立图案的布线层尤其容易发生变形。
发明内容
本发明的一个目的是提供一种生成掩膜数据、掩膜、记录介质的方法和制造半导体器件的方法，此方法用于制造半导体器件时，即使采用0.13μm以下的设计规则，该半导体器件仍可在邻近布线层之间形成具有优良填充性能的层间绝缘层。
本发明涉及一种在制造半导体器件方法中生成掩膜数据的方法，该半导体器件包括按指定图案配置在基板上的布线层和按指定图案配置在基板上的应力减轻层，该方法包括以下步骤：
通过施加一个正(+)调整量来调整布线层图案的大小，用以形成调整后的图案；
在该调整后的图案中删除相互重叠的调整后的图案；以及
在调整后的图案外面形成具有特定宽度的应力减轻层图案。
本发明的生成掩膜数据的方法可能有以下实施例。
(a)在形成调整图案的步骤中，调整量与所使用的设计规则中布线层之间的最小间距对应。
(b)应力减轻层图案的宽度与所使用的设计规则中布线层的最小线宽对应。
(c)应力减轻层图案还包括其一个宽度大于所使用的设计规则中布线层的最小线宽的部分。
(d)形成应力减轻层图案的步骤包括：
在调整后图案的外面形成宽度与所使用的最小线宽相对应的一个第一中间层图案；
将该第一中间层图案的宽度增加至所使用设计规则中布线层最小间隔的1/2的宽度，形成一个第二中间层图案；
将该第二中间层图案的宽度减少至所使用设计规则中布线层最小间隔的1/2的宽度；以及
将该第二中间层图案中相互重叠的部分作为一个图案。
(e)应力减轻层图案可沿着布线层图案连续。
(f)应力减轻层图案的至少一个区域位于与布线层中的疏图案区域对应的位置上。在半导体器件中，与密图案区域相比，疏图案区域中的布线层更容易受平坦化绝缘层引起的压力的影响，因此有必要在疏图案区域中提供压力减轻绝缘层。此处，“密图案区域”是指具有布线密度高的区域，例如使用所应用的设计规则中的最小间距的区域。同时，“疏图案区域”是指，布线层与其它布线层相分离的区域或与密图案区域相比布线密度较低的区域。而且，本发明的“设计规则”符合国际半导体技术发展指南(ITRS)2000中所明确记载的各种设计规则。
(g)将用于虚拟生成区域的数据添加至用于应力减轻层图案的数据中。换言之，用于应力减轻层图案的数据和虚拟图案可以作为一个掩膜数据。而且，将用于布线层图案的数据添加至应力减轻层图案和虚拟图案中。换言之，可以将用于应力减轻层图案的数据，虚拟图案和布线层图案作为一个掩膜数据。
本发明中的掩膜可以使用通过本发明生成方法所得到的掩膜数据来制造。而且，本发明中的可被计算机读取的记录介质记录将按照本发明中生成掩膜数据的方法得到的掩膜数据进行记录。
制造半导体器件的方法包括制造位于基板的布线层和覆盖布线层的层间绝缘层的方法，该方法包括以下步骤：
使该掩膜至少形成基板指定图案中的应力减轻层；以及
通过使用流态化绝缘体覆盖该应力减轻层和该布线层形成平坦化绝缘层。
形成平坦化绝缘层的步骤可采用涂敷法或流态化CVD法进行。
形成平坦化绝缘层的步骤包括通过CVD法沉积绝缘层，覆盖基板上的布线层并形成绝缘层图案。而且应力减轻层和虚拟层的图案可以同时形成。
形成应力减轻层的步骤包括在应力减轻层和布线层上同时形成图案的步骤。而且虚拟层还可以与应力减轻层和布线层的图案同时形成。
形成层间绝缘层的步骤还包括至少在布线层和应力减轻层上形成基板绝缘层的步骤，和在平坦化绝缘层上形成罩绝缘层的步骤。
通过本发明的制造方法得到的半导体器件包括具有指定图案的应力减轻层。因此，即使当填充在布线层之间的平坦化绝缘层对布线层造成压力时，该压力也会被应力减轻层所吸收。结果，作用在布线层上的压力就相对降低了，从而避免了压力引起的布线层的变形。设置应力减轻绝缘层的目的主要是减轻由于平坦化绝缘层引起的作用于布线层上的压力。本发明的生成掩膜数据、掩膜、记录介质的方法和制造半导体器件的方法适用于容易在压力下发生变形的金属布线层的情形中。
附图简要描述
图1示出了根据本发明第一实施例的制造半导体器件的方法得到的半导体器件的平面图。
图2示出了为沿图1所示线A-A截取的半导体器件的横截面图。
图3以横截面简要示出了根据本发明第一实施例的制造半导体器件方法的一个步骤。
图4以横截面简要示出了根据本发明第一实施例的制造半导体器件方法的一个步骤。
图5以横截面简要示出了根据本发明第一实施例的制造半导体器件方法的一个步骤。
图6示出了根据本发明的第一实施例的第一掩膜数据。
图7示出了根据本发明的第一实施例的第二掩膜数据。
图8示出了根据本发明的第一实施例的用于生成第三掩膜数据的第一中间掩膜数据。
图9示出了根据本发明的第一实施例的用于生成第三掩膜数据的第二中间掩膜数据。
图10示出了根据本发明的第一实施例的第三掩膜数据。
图11示出了根据本发明的第一实施例的第四掩膜数据。
图12示出了根据本发明的第一实施例的第五掩膜数据。
图13示出了根据本发明的第一实施例的第六掩膜数据。
图14示出了根据本发明的第一实施例的第七掩膜数据。
图15示出了根据本发明的第一实施例的第八掩膜数据。
图16示出了根据本发明的第一实施例的第九掩膜数据。
图17示出了通过根据本发明的第二实施例的制造半导体器件的方法得到的半导体器件的平面图。
图18示出了沿图17所示线B-B截取的半导体器件的横截面图。
图19示出了根据本发明的第二实施例的掩膜数据。
图20示出了根据本发明第一实施例的用于生成第三掩膜数据的另一个第一中间掩膜数据。
图21示出了根据本发明第一个实施例的用于生成第三掩膜数据的另一个第二中间掩膜数据。
具体实施方式
下面将参考附图说明本发明的实施例。(第一个实施例)器件
首先，将描述使用掩膜制造的半导体器件，该掩膜是按照本实施例的掩膜生成方法得到的。图1为根据本发明的半导体器件的平面图，其中，在基板10上有半导体器件100的布线层，图2为沿图1的线A-A截取的横截面图。
半导体器件100包括布线层12(12a，12b)，由绝缘体构成的应力减轻层22，和位于基板10上并覆盖布线层12和应力减轻层22的层间绝缘层20。此处，“基板”是指位于某一特定布线层和覆盖该布线层的层间绝缘层20之下的结构体。例如，当层间绝缘层20是位于第二层的层间绝缘层时，基板10(未示出)由半导体衬底，元件分离区域，位于半导体衬底上的诸如MOSFET的半导体元件及布线层，和第一层层间绝缘层组成。使用本发明的制造半导体器件的方法制造的层可以是位于任何位置的层，但优选是金属布线层和用于覆盖金属布线层的层间绝缘层。
图1和图2中的示例分别表示密图案区域14a中的布线层12a和疏图案区域14b中的布线层12b。布线层12(12a和12b)可以用如铝、铝合金、铜、和铜合金等为主的金属材料构成。
具有指定图案的应力减轻层22位于基板10上。不必将该应力减轻绝缘层22的图案限定为一特定图案，如图5所示，该图案可以是连续的，也可以由以不连续方式设置的块状绝缘层构成。优选的是，应力减轻层22应至少沿图1中布线层12的延伸方向(长度方向)连续，以减轻应力。通过如此配置的应力减轻层22，可使应力被均匀吸收。
应力减轻层22至少在疏图案区域14b中形成。更具体地，应力减轻层22的形成区域，图案，和密度应使平坦化绝缘层26作用在布线层12上的应力影响降低，并防止布线层12变形。而且，应按照所应用的设计规则中的最小间隔和最小线宽形成应力减轻层22。更具体地，当相邻的应力减轻层22和布线层12之间的间距为W1，应力减轻层22的宽度为W2时，可以将W1设置为布线层的最小间隔，将W2设置为布线层的最小线宽。例如，根据0.13μm代的设计规则，金属布线层的最小线宽为0.20μm，最小间距为0.22μm。根据这一规则形成应力减轻层22，就可以得到具有微型图案的应力减轻层，可以将平坦化绝缘层26对布线层12的压力的影响降至最小。
而且，在本实施例中，如图1所示，该应力减轻层22的局部宽度W3大于布线层的最小线宽W2。在此例中，应力减轻层22的部分22a的宽度W3是最小线宽W2的2倍和最小间距W1之和。下面将结合掩膜数据详细阐述宽度W3。
应力减轻层22可优选更密并具有比平坦化绝缘层26更高的绝缘强度，它可由通过例如CVD的方法得到的氧化硅层构成。更具体地，应力减轻层22可由通过CVD的方法得到的氧化硅层构成，例如，SiH4-O2系常压CVD，SiH4-N2O系CVD，TEOS-O2系等离子CVD，SiH4-O2系高密度等离子CVD等方法。各种CVD方法所使用的气体并不限于上述的几种，而可以是任何的气体。另外，为了提高填充性，在这些气体种类中可以导入氟化物。
而且，优选的是，应力减轻层22的高度应等于或大于布线层12的高度H，如图2所示。当应力减轻层22的高度大于布线层12的高度时，平坦化绝缘层26的压力优先作用于应力减轻层22，进一步降低了平坦化绝缘层26对布线层12的压力的影响。更具体地说，当布线层12的高度为H时，考虑到缓解上述的平坦化绝缘层26的压力，应力减轻层22突出的高度(即布线层12的上表面到应力减轻层22上表面之间的距离)可设为0≤h≤H/2。当应力减轻层的突出高度超过H/2时，布线层12和应力减轻层22的间隙变大，或相邻应力减轻层22之间的长宽比会变大，使平坦化绝缘层26产生填充性能不良。
另外，除了上述缓解平坦化绝缘层26压力的功能外，应力减轻层22还可以具有虚拟图案的功能，以便防止在CMP处理中出现被称作凹状扭曲的研磨不良。
如图1、图2所示，根据要求的不同，半导体器件100可以包括虚拟图案30，其图案与应力减轻层22的图案不同。在这种情况下，虚拟图案30可以是由与应力减轻层22相同材料构成的，或由与布线层12相同材料构成的绝缘层。在图中所示的示例中，考虑到布线层的短路和布线电容的问题，虚拟图案30是由与应力减轻层22相同的材料构成的绝缘层。在图中所示的示例中，虚拟图案30所包括的平面图案的宽度都比应力减轻层22的大，并被规则配置。
本发明的应力减轻层在以下方面与用于提高CMP处理的平面度的所谓虚拟图案不同。由于虚拟图案是用于提高衬底整个表面的平面度，或用于提高CMP处理中整个平面研磨的均匀性，因此规则配置这些虚拟图案，使其遍布晶片的整个表面。相反，本发明的应力减轻绝缘层可以位于任何特定区域以减轻应力，而不必规则地遍布配置在穿过晶片的整个表面上。
层间绝缘层20覆盖在布线层12、应力减轻层22、和虚拟层30上。层间绝缘层20包括基板绝缘层24、平坦化绝缘层26、和罩绝缘层28。
基板绝缘层24用于避免布线层12和平坦化绝缘层26的直接接触。下文将详述的平坦化绝缘层26通常具有多孔结构和高吸湿能力。因此，当平坦化绝缘层26与布线层12直接接触时，布线层12会被腐蚀，或由于层间绝缘层20本身强度降低发生断裂。为了避免此类问题，基板绝缘层24可以由致密的并具有较高机械强度的氧化硅层构成。与应力减轻层22相同，该氧化硅层也可以通过诸如常压CVD，等离子CVD，或高密度等离子CVD等CVD方法得到。而且，基板绝缘层24具有一个可实现上述功能的厚度，例如10-50nm。
平坦化绝缘层26由具有很好段差覆盖性能的流态化绝缘体构成。更具体地说，平坦化绝缘层26可以由氧化硅层或其它由涂敷法或流态化CVD法得到的具有低绝缘系数的绝缘层构成。在此，“具有低绝缘系数的绝缘层”通常是指其介电常数值为3.0或更低的层。
由流态化绝缘体构成的氧化硅层通常分为由涂敷法得到的SOG与由流态化CVD法得到的氧化硅。平坦化绝缘层26的材料可以是SOG或是由流态化CVD方法得到的氧化硅，优选SOG，因为它可以使用相对简单的设备得到因此非常经济。
使用SOG或流态化CVD方法形成的氧化硅没有特别的限制，可以是通常使用的任何一种。
SOG是通过把绝缘膜材料溶解到有机溶剂里，而后旋转涂敷到晶片上，最后通过涂敷后的热处理工艺形成。一般热处理工艺包括称作“烘焙”的用于去掉溶剂的热处理工艺，以及被称作“固化”的用于热硬化的热处理工艺。SOG通常分为无机SOG和有机SOG。无机SOG包括硅酸盐类、烷氧基硅烷类及聚硅氮烷类。
在流态化CVD中，流态化反应介质沉积在基板上，然后通过热处理或类似处理将该反应介质变为完整的氧化物薄膜。下列方法是上述流态化CVD方法：
(a)TEOS和O3的热CVD方法(温度：大约400℃)
(b)Si(CH3)4和O2的等离子体反应(衬底温度：-20℃至-40℃)
(c)TEOS和H2O的等离子体反应(衬底温度：60℃至120℃)
(d)SiH4和O2的等离子体反应(衬底温度：-80℃以下)
(e)SiH4和H2O2减压条件下的热处理反应(衬底温度：大约0℃)
关于由流态化绝缘体所形成的平坦化绝缘层26，该层在基板上形成，在SOG过程中是流态化，在流态化CVD中是流态化反应介质的状态，因此具有非常好的段差覆盖性。其结果能够形成具有良好填充性的绝缘层，例如：按照0.13μm代以下的设计规则配置的密图案区域14a的布线层12a，在12a之间不产生空隙。另外，不仅在布线层12之间的空隙，在布线层12和应力减轻绝缘层22之间的空隙或应力减轻绝缘层22之间的空隙也能形成具有优良填充性的绝缘层。
由于上述与基板绝缘层24相同的原因，罩绝缘层28形成于平坦化绝缘层26上。当层间绝缘层20采用CMP法平坦化时，罩绝缘层28考虑用CMP法的研磨厚度成膜。另外，罩绝缘层28的成膜方法和材料能够选用与基板绝缘层24同样的方法和材料成膜。
根据本发明的制造方法所得到的半导体器件具有以下使用效果。
半导体器件100包括在布线层12之间特别是在疏图案区域14b中具有指定图案的应力减轻绝缘层22。因此，即使填充在布线层12之间的平坦化绝缘层26对布线层12有压力，但此压力被应力减轻层22吸收。其结果是把作用于布线层12上的压力相对地变小，防止由于压力造成布线层12的变形。例如，当根据0.13μm代以下的设计规则形成布线层时，布线最小间隔即使是0.18～0.22μm，也不会产生由于平坦化绝缘层26的压力所造成的布线层的变形或断裂。
在半导体器件100中，由于配置在布线层12之间的应力减轻绝缘层22是由氧化硅层等的绝缘层所构成，即使在布线层12之间窄间距配置也不会产生短路问题。再有，由于应力减轻绝缘层22不是由金属等导体构成，不会导致布线电容的增大，因此几乎不会导致电信号的传送延迟。
对于本实施例的半导体器件100，即使用难以得到大机械强度的平坦化绝缘层26，在某个密度下，应力减轻绝缘层22存在于平坦化绝缘层26中，由于其收缩力(对布线层12及应力减轻绝缘层22来说为压力)被吸收，在平坦化绝缘层26上不产生裂纹。
还有，应力减轻层22能够起到防止在CMP过程中称作凹状扭曲的研磨不良的虚拟图案的作用。生成掩膜数据的方法
下面将参考图6至图14阐述生成掩膜数据的方法的一个示例，该方法用于形成基板10上的应力减轻层22。掩膜数据可通过计算机产生。在本实施例中，将说明图1和图2所示的制造半导体器件100的方法中生成掩膜数据的方法。在本实施例中，将说明生成掩膜数据方法的示例，该方法用于形成图1中剖面线所表示的应力减轻层22和虚拟层30的图案。
(1)建立第一和第二掩膜数据(用于调整大小后图案的掩膜数据)
建立图6中所示的第一掩膜数据1000。在第一掩膜数据1000中，设置调整尺寸后的图案130，也就是与布线层12对应地调整布线层图案120的尺寸。具体而言，通过向布线层120施加一个正的(+)调整量得到调整后的图案130。此处，“调整尺寸”是指使指定图案以相似形变化。换言之，以一个正(+)调整量调整尺寸是指将指定图案的每一边在与每条边垂直的方向上扩大相同的量。在本实施例中，调整量与布线层12和应力减轻层22之间的间隔宽度对应；例如，它可以是与所使用设计规则中布线层之间的最小间距对应的尺寸。
然后，将调整后相互重叠的那些图案130删除。在图中所示的示例中，在与图1和图2所示的半导体器件的密图案区域14a相对应的区域140a中，由于相邻布线层图案120的调整尺寸后的图案130相互重叠，因此那些调整尺寸后的图案130被删除。相反，在与图1和图2所示的半导体器件的疏图案区域14b相对应的区域140b中，由于相邻的调整尺寸后的图案130并未相互重叠，因此被保留为掩膜数据。图7所示为依此形成的表示调整尺寸后的图案130的第二掩膜数据2000。
(2)第三掩膜数据的生成(用于应力减轻层图案的掩膜数据)
接着，建立图10所示的第三掩膜数据3200。在第三掩膜数据3200中，具有与应力减轻层22相对应的应力减轻层图案220。应力减轻层图案220位于调整尺寸后的图案130的外面并被设置在第二掩膜数据2000中，它具有一个特定的宽度。应力减轻层图案220的宽度与应力减轻层22的宽度相对应；例如它可以是与所使用的设计规则中的布线层最小线宽相对应的尺寸。
在本实施例中，应力减轻层图案220的一部分220a可以具有大于布线层最小线宽的尺寸，下文将参考图8至图10解释建立应力减轻层图案220的方法。
首先，如图8所示建立第一中间掩膜数据3000。在第一中间掩膜数据3000中，设置第一中间图案240。第一中间图案240位于调整尺寸后的图案130的外面并被设置在第二掩膜数据2000中，它具有一个特定的宽度。在图中所示的示例中，特定宽度与所使用设计规则中的布线层的最小线宽相对应。
然后，如图9所示建立第二中间掩膜数据3100。在第二中间掩膜数据3100中，设置第二中间图案260。第二中间图案260是对第一中间图案240施加一个正调整量得到的。在此示例情形中，调整量与所使用的设计规则中的布线层最小间距的1/2宽度相对应。(也就是说，与W10/2相对应的宽度，其中W10是与最小间距相对应的宽度)。然后，将相互重叠的部分删除(图9中标号262所指的部分)，使第二个中间图案260形成一个整体图案。然后，将第二个中间图案260减少与所使用的设计规则中的布线层的最小间距W10的1/2相对应的宽度。在这种情况下，通过第一和第二中间掩膜数据3000和3100形成图10中所示的应力减轻层图案220。
更具体地说，如图10所示，在间距小于最小间距对应宽度W10的第一中间图案240区域中，形成部分220a，其宽度W30大于与最小间距对应的宽度W10。在此示例中，W30是与最小线宽对应的宽度W20的两倍(W20×2)和与最小间距对应的宽度W10之和。而且，在间距大于最小间距对应的宽度W10的第一中间图案240区域中，应力减轻层图案220的宽度W20与最小线宽对应。
在此实施例中，在第一中间图案240中的间距等于或小于与最小间距W1对应宽度W10的区域中，保留相互重叠的第二中间图案260用以形成宽度大于最小线宽的应力减轻层图案220。通过这样形成图案，避免了应力减轻层图案220的间隔小于与所使用设计规则中最小间距W1对应的宽度W10。
而且，在第一中间图案240的间距大于与最小间距对应的宽度W10的区域中，第二中间图案260并不相互重叠，因此应力减轻层图案220的宽度与最小线宽相对应。例如，如图21和图22所示的示例，由于第一中间图案240的间隔大于与所使用的设计规则中最小间距W1对应的宽度W10，因此第二中间图案260并不相互重叠。因此，应力减轻层图案220的宽度W20与最小线宽相对应。应该指出，在图20和21中与图1和图10中相同的部分使用相同的标号，省略了对它们的详细描述。
(3)第四-第六掩膜数据的生成(用于虚拟生成区域的掩膜数据)
将用于布线层图案的掩膜数据和设置有应力减轻层图案的第三掩膜数据3200混合起来，建立如图11所示的第四掩膜数据4000。然后，如图12所示，在第四掩膜数据4000中的布线层图案120和应力减轻层图案220周围添加用于阻止虚拟图案产生的阻止区域图案400，从而建立第五掩膜数据5000。更具体地说，在第五掩膜数据5000中，用剖面线表示的虚拟禁止区域410是没有产生与虚拟层30对应的虚拟图案的区域。
然后，将第五掩膜数据5000进行图像翻转，形成图13中的第六掩膜数据6000。换言之，在第六掩膜数据6000中，空白区域表示没有生成虚拟图案的虚拟禁止区域410，剖面线表示生成虚拟图案的虚拟生成区域420。
(4)第七和第八掩膜数据的生成(用于虚拟图案的掩膜数据)
图14表示第七掩膜数据7000，其中设置与虚拟层30对应的虚拟图案300。在该示例中，在掩膜数据7000中，具有矩形平面的虚拟图案3000被紧密安置在整个区域内。
将图13所示的第六掩膜图案6000和图14所示的第七掩膜图案7000混合起来建立图15所示第八掩膜数据8000。在第八掩膜数据8000中，将第六掩膜数据6000中的伪生成区域420和第七掩膜数据7000中的虚拟图案300抽取出来。换言之，就是将虚拟图案300中与第六掩膜数据6000中虚拟禁止区域410重叠的部分删除。因此，在第八掩膜数据8000中，虚拟图案300只在虚拟生成区域420中生成。
(5)第九掩膜数据的生成(用于应力减轻层图案和虚拟图案的掩膜数据)
然后，将图10所示的第三掩膜数据3200和图15所示的第八掩膜数据8000混合起来，建立图16所示的第九掩膜数据9000。在第九掩膜数据9000中，设置应力减轻层图220和虚拟图案300。第九掩膜数据9000用于形成应力减轻层22和虚拟层30的图案，其用于制造半导体器件的方法将在下文中详细阐述。
当使用第九掩膜数据9000形成应力减轻层22和虚拟层30，并使用正抗蚀层时，第九掩膜数据中的剖面线部分表示掩膜中的遮蔽部分(例如，铬图案)。当使用负抗蚀层时，剖面线之外的部分(空白区域)表示掩膜中的遮蔽部分(例如，铬图案)。
因此，如必要，可将第九掩膜数据9000记录在可被计算机读取的记录介质上。而且，可以根据第九掩膜数据9000得到用于形成应力减轻层22和虚拟层30图案的掩膜。
上述实施例阐述了生成所使用的掩膜数据的方法，应力减轻层22和虚拟层30在同一步骤形成。但是，本发明并不限于本实施例。例如，当在不同步骤形成应力减轻层22和虚拟层30时，图10所示的第三掩膜数据3200可用于形成应力减轻层22的图案。在这种情况下，可以在形成布线层12的同一步骤中形成虚拟层30。
应力减轻层22的间距和线宽并不限于上述的最小间距和最小线宽，而可以是设计允许范围内的各种尺寸。制造方法
接着，说明一个制造图1和2所示半导体器件100的方法的示例。图3-5以剖面图的形式简要地表示了制造的步骤。
(a)如图3所示，基板10上形成由金属或类似材料构成的导电层，然后通过通常的平版印刷或蚀刻的方法在导电层上形成布线层12。在图1或图2所示示例中，用标号“12a”表示密图案区域14a的布线层12，用标号“12b”表示疏图案区域14b的布线层12。上面已经阐述了构成导电层的金属，在此不再赘述。
然后，使用CVD方法在基板10的整个表面上形成氧化硅层240。氧化硅层240至少覆盖布线层12。可以使用常压CVD法，等离子CVD，高密度等离子CVD等CVD方法。即使氧化硅层240是通过通常可得到填充性好的高密度等离子CVD形成的，在具有最小布线层间距的调整尺寸后的布线层12a之间仍很容易形成空隙250。
然后，通过根据上述本发明实施例的第九掩膜数据得到的掩膜，在氧化硅层240上形成用于应力减轻层22和虚拟层30的抗蚀层R10。
(b)接着，如图4所示，使用抗蚀层R10作为掩模对图3所示的氧化硅层240进行蚀刻，形成应力减轻层22。同时，也将以最小间距配置的布线层12a之间的氧化硅层去除。这样一来，也就消除了图3中的空隙250。
然后，通过已知的灰化方法除去抗蚀层R10。
上面已经阐述了压力减轻绝缘层22和虚拟层30的图案，在此不再赘述。
(c)然后，如图5所示，在基板10的整个表面上形成基板绝缘层24，其上有布线层12(12a，12b)和应力减轻层22。然后，在基板绝缘层24上形成有流态化绝缘体构成的平坦化绝缘层26。平坦化绝缘层26至少覆盖基板绝缘层24，并填充于布线层12之间的，布线层12和应力减轻层22之间，以及应力减轻层22和虚拟层30之间的间隔。上面已经阐述了基板绝缘层24和平坦化绝缘层26的薄膜形成方法，在此不再赘述。
(d)然后，如图2所示，在平坦化绝缘层26的整个表面上形成罩绝缘层28。罩绝缘层28的厚度足以填充平坦化绝缘层表面的凹凸，必要的话可以补充由于CMP处理研磨掉的厚度。图2所示的示例表示使用CMP处理对罩绝缘层28的上表面进行平整化的状态。(第二个实施例)
首先，说明使用掩膜制造半导体器件的方法，该掩膜是通过本实施例的掩膜生成方法得到的。图17为简要表示半导体器件的部分布线的平面图，图18是沿图17中B-B线所截取的横截面视图。本实施例中应力减轻层和布线层在同一步骤中形成，这一点与第一个实施例不同。其中，同样的部件使用相同的标号，并省略了对它们的阐述。
半导体器件200包括布线层12(12a，12b)，应力减轻层22，虚拟层30，和位于基板10上并覆盖布线层12，应力减轻层22，和虚拟层30的层间绝缘层20。
应力减轻层22和虚拟层30在形成布线层12的同一步骤形成，并由与布线层12相同的材料构成。
根据图19所示的掩膜数据10000形成用于形成布线层12，应力减轻层22和虚拟层30图案的掩膜。可以通过向第一个实施例中该第九掩膜数据9000添加用于布线层图案120的掩膜数据来建立掩膜数据10000。换言之，可以将图8所示的第三掩膜数据3000，图13所示的第八掩膜数据8000，和用于布线层图案120的掩膜数据混合起来建立掩膜数据10000。在掩膜数据10000中，有布线层图案120，应力减轻层图案220，和虚拟图案300。掩膜数据10000用于形成布线层12，应力减轻层22和虚拟层30的图案，其用于制造半导体器件的方法将在下文中阐述。
然后，下面将阐述图17和18所示制造半导体器件200的方法的一个示例。
(a)基板10上有由金属或类似材料构成的导电层，然后使用根据本实施例的掩膜数据10000得到的掩膜形成用于布线层12，应力减轻层22，和虚拟层30的抗蚀层(图中未示)。通过通常的平版印刷或蚀刻的方法在导电层上形成布线层12，应力减轻层22，和虚拟层30。上面已经阐述了构成导电层的金属，在此不再赘述。
(b)然后，如图18所示，使用上述CVD方法在基板10的整个表面上形成基板绝缘层24。基板10上有布线层12(12a，12b)，应力减轻层，和虚拟层30。
(c)然后，如图18所示，在基板绝缘层24上形成由流态化绝缘体构成的平坦化绝缘层26。平坦化绝缘层至少覆盖基板绝缘层24，并填充于布线层12之间，布线层12和应力减轻层22之间，和应力减轻层22和虚拟层30之间。
(d)然后，如图18所示，在平坦化绝缘层26的整个表面上形成罩绝缘层28。罩绝缘层28的厚度足以填充平坦化绝缘层的表面粗糙，必要的话补充由于CMP处理所去掉的厚度。图18所示的示例表示使用CMP处理对罩绝缘层28的上表面进行平坦化的状态。
层间绝缘层20是由分别在上述步骤(b)，(c)，(d)形成的基板绝缘层24，平坦化绝缘层26，和罩绝缘层28构成的。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改，变化，和等同物由所附的权利要求书的内容涵盖。
标号说明
  10                 基板
  12，12a，12b       布线层
  14a                密图案区域
14b               疏图案区域
20                层间绝缘层
22                应力减轻绝缘层
24                基板绝缘层
26                平坦化绝缘层
28                罩绝缘层
30                虚拟层
100，200          半导体器件
120               布线层图案
130               调整大小后的图案
140a              与密图案区域对应的区域
140b              与疏图案区域对应的区域
220               应力减轻层图案
240               第一中间图案
260               第二中间图案
300               虚拟图案
400               禁止区域图案
410               虚拟禁止区域
420               虚拟生成区域

Claims (19)

1.一种生成掩膜数据的方法，所述方法用于制造半导体器件，所述半导体器件包括按指定图案配置在基板上的布线层和按定图案配置在所述基板上的应力减轻层，所述方法包括以下步骤：
通过施加一个正(+)调整量来调整布线层图案的大小，用以形成调整后的图案；
在所述调整后的图案中删除相互重叠的调整后的图案；以及
在所述调整后的图案外面形成具有特定宽度的应力减轻层图案。
2.根据权利要求1所述的生成掩膜数据的方法，其中，在所述形成调整后的图案的步骤中，调整量与所使用的设计规则中布线层之间的最小间距对应。
3.根据权利要求1或2所述的生成掩膜数据的方法，其中，所述应力减轻层图案的宽度与所使用的设计规则中布线层的最小线宽对应。
4.根据权利要求3所述的生成掩膜数据的方法，其中，所述应力减轻层图案还包括一个宽度大于所使用的设计规则中布线层的最小线宽的部分。
5.根据权利要求4所述的生成掩膜数据的方法，其中，所述形成应力减轻层图案的步骤包括：
在所述调整后图案的外面形成宽度与所使用的设计规则的最小线宽对应的一个第一中间层图案；
将所述第一中间层图案的宽度增加至所使用设计规则中布线层最小间隔的1/2，形成一个第二中间层图案；
将所述第二中间层图案的宽度减少至所使用设计规则中布线层最小间隔的1/2；以及
将所述第二中间层图案中相互重叠的部分作为一个图案。
6.根据权利要求1至5中任一项所述的生成掩膜数据的方法，其中，所述应力减轻层图案沿所述布线层图案连续。
7.根据权利要求1至6中任一项所述的生成掩膜数据的方法，其中，所述应力减轻层图案的至少一个区域位于与所述布线层中的疏图案区域对应的位置上。
8.根据权利要求1至7中任一项所述的生成掩膜数据的方法，其中，将用于虚拟生成区域的数据添加至用于所述应力减轻层图案的数据中。
9.根据权利要求8所述的生成掩膜数据的方法，还包括所添加的用于布线层图案的数据。
10.根据权利要求1至9中任一项所述的生成掩膜数据的方法得到的掩膜。
11.一种可被计算机读取的记录介质，用于记录根据权利要求1至9中任一项所述的生成掩膜数据的方法所得到的掩膜数据。
12.一种用于制造包括位于基板上的布线层和覆盖所述布线层的层间绝缘层的半导体器件的方法，所述方法包括以下步骤：
使用权利要求10所述的掩膜，至少形成所述基板指定图案中的所述应力减轻层；以及
通过使用流态化绝缘体覆盖所述应力减轻层和所述布线层形成一个平坦化绝缘层。
13.根据权利要求12所述的制造半导体器件的方法，其中，所述形成所述平坦化绝缘层的步骤通过涂敷法完成。
14.根据权利要求12所述的制造半导体器件的方法，其中，所述形成平坦化绝缘层的步骤通过流态化CVD方法完成。
15.根据权利要求10至14中任一项所述的制造半导体器件的方法，其中，所述形成平坦化绝缘层的步骤包括通过CVD方法沉积绝缘层，以覆盖所述基板上的所述布线层并形成所述绝缘层图案。
16.根据权利要求15所述的制造半导体器件的方法，其中，所述应力减轻层和所述虚拟层的图案同时形成。
17.根据权利要求10至14中任一项所述的制造半导体器件的方法，其中，所述形成所述应力减轻层的步骤包括在所述应力减轻层和所述布线层上同时形成图案的步骤。
18.根据权利要求17所述的制造半导体器件的方法，其中，所述虚拟层的图案与所述应力减轻层和所述布线层的图案同时形成。
19.根据权利要求10至18中任一项所述的制造半导体器件的方法，其中，所述形成层间绝缘层的步骤还包括至少在所述布线层和所述应力减轻层上形成一个基板绝缘层的步骤，以及在所述平坦化绝缘层上形成一个罩绝缘层的步骤。
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