JP5018044B2 - 半導体装置製造基材 - Google Patents

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Description

本発明は基板へのマスク層を介したエッチング加工により半導体装置を製造するのに適用する半導体装置製造基材に関するものである。
半導体装置を製造するのに、基板にパターニングのためのマスク層やパターン形成層などの薄膜が蒸着やメッキといった成膜手法により形成され、マスク層を介したエッチングによるパターニングが行われる。このような基板上に形成されるマスク層などの薄膜は自身の内部応力によって基板を反らせる。この基板の反りはパターニングによって解放されるが、反り状態で行ったパターニングは基板の反りが戻った分だけ位置ずれする。このような基板の反りとそれによる位置ずれは基板が薄くなるほど、基板に形成するパターンが微細化し高精度化するほど、問題となり近時その許容幅は勢い小さくなっている。
このような問題を解消するのに、基板に反りを生じさせる薄膜にその内部応力を緩和するスリットを形成する技術が既に知られている(例えば、特許文献1、2参照。)。
特許文献1は、基板上に遮光材料によりパターン状の遮光部を形成し、これを用いて被露光材を露光し、パターン転写して被露光材に各種のパターンを形成する技術において、基板のパターンが形成されている側の面の面上の周辺部に枠状の遮光膜を有した露光用のマスクにおいて、前記枠状の遮光膜をその内周から外周に至るスリットによって四角形に分割してなる露光用マスクをネガパターンマスクに構成し、ポジパターンマスクと重ね合わせて使用する技術を開示しており、遮光膜によるストレスが前記分割によって分散され、反りによるパターンずれが小さくなるとしている。
特許文献2は、光リソグラフィプロセスに用いるフォトマスク層の製造において、図12、図13に示すように基板a上に設けたレジストbのパターンエリアb1に図14に示すようなメインパターンcを設けるとともに、内部応力の伝達を緩和あるいは遮断する図12、図13に示すような応力緩和パターンdを設ける技術を開示している。図12に示す応力緩和パターンdはパターンエリアb1の外まわりに沿ったスリット状をなし、図13に示す応力緩和パターンdはパターンエリアb1を囲う井桁状のパターン形状をなしたスリット状をなしている。なお、特許文献2にはパターンエリアb1が基板の全域に対応する場合と、複数配列したチップ域個々に対応する場合との例が開示されている。いずれにしても、パターンエリアb1に形成するメインパターンcはレジストbの下層であるクロムよりなる金属薄膜eへのパターン転写に供される。
特許第3158515号公報 特開2004−29403号公報
ところで、半導体装置の基板が薄くなるのに併せ、基板自体にエッチングを施すいわゆるバルクエッチングが要求されるようになり、基板上にNiやCuなどによるマスク層を設けて基板にパターニングを施すと、特許文献1、2に記載されるような基板自体にパターニングが及ばない場合と同様に、マスク層の内部応力により基板に反りが生じ、パターニング後の基板の反り解放によるパターニングずれが生じる。
そこで、本発明者はマスク層に応力緩和パターンを形成することを種々に試みた。図11(c)に示す場合は、基板j上に形成したマスク層fに非貫通なパターンgを形成しており、基板jへの所定の加工パターンでない基板j周辺域での強度低下の原因となるエッチングは生じないが、十分な応力緩和効果が得られない。図11(b)に示す場合は、マスク層fに貫通した応力緩和パターンhを形成しており、十分な応力緩和効果は得られるが、応力緩和パターンhに対応した基板jへのエッチング部iが加工パターン部分と同様なエッチ深さで生じる。十分な応力緩和のために図13に示す応力緩和パターンdのようにマスク層fの周辺域の最内側から基板の外周位置にまで繋がって、拡張し、また多数配設すると基板j自体にエッチングするため基板jの強度低下が大きくより一層問題になる。また、最内側から基板jの外周位置まで繋がった応力緩和パターンdが基板の周辺域の最内側から外周に達して側方へ開放されていると、基板の両面につき片面ずつ裏面側でのガス冷却を伴いエッチング加工するような場合、応力緩和パターンdを通じて冷却ガスが外部に多く流出して冷却効果が低くなる問題もある。
これに対し、図11(a)(b)に示す応力緩和パターンhを内側から基板jの外周位置まで繋がらない不連続なパターン形状にてマスク層fの周辺域に拡張し、また多数配設する、あるいは、多数配設する応力緩和パターンhの少なくとも一部が繋がっていても図11(a)(b)に例示するような特定の条件にて応力緩和パターンhを形成して、それを通じた基板jへのエッチ深さがエッチング加工での通常のエッチ深さにまで進行しない、エッチ規制、あるいはエッチストップ現象を得るようにすると、十分な応力緩和で基板eに反りが生じるのを防止しながら、応力緩和パターンh部を通じたエッチングによるエッチ深さを抑制し、基板の強度低下が防止できることを知見した。
本発明の目的は、このような新たな知見に基づき、基板を反らせる内部応力を緩和する応力緩和パターンにより基板の反りを防止して、しかも、応力緩和パターン基板の強度低下を抑制し、必要に応じ、応力緩和パターンhを通じた冷却ガスの流出を抑えられる半導体装置製造基材を提供することにある。
上記のような目的を達成するために、本発明の半導体装置製造基材によれば、基板と、この基板へのエッチング加工を行う加工パターンを持ったマスク層と、このマスク層の加工パターンの周辺域に設けられて基板を反らせる内部応力を緩和する応力緩和パターンとを備え、この応力緩和パターンは、加工パターンエリアの外まわりに沿った加工パターンエリアを連続的に取り囲む最内側のスリット状の第1のパターン部と、この第1のパターン部の外側に形成された第2のパターン部とを有し、この第2のパターン部は前記周辺域の内側位置の第1のパターン部から基板の外周位置まで繋がらない不連続なパターン形状にて設けたことを特徴としている。
このような構成によれば、基板へのエッチング加工を行う加工パターンを持ったマスク層の周辺域に応力緩和パターンを設けることで、そのパターンに応じマスク層の内部応力を十分に緩和して基板が反るのを防止できる上、この応力緩和パターンが内側位置から基板外周位置まで繋がらないように形成しているので、基板のエッチング加工時に応力緩和パターンを通じたエッチングが加工パターン同様に進行したとしても基板の強度低下を抑えられる。併せ、基板の両面にマスク層を設けて片面ずつ裏面でのガス冷却を伴いエッチング加工するような場合でも、応力緩和パターンがマスク層の周辺域の最内側から基板の外周位置まで繋がっていないことにより、冷却ガスが応力緩和パターンを通じて基板の外周位置から外部へ流出するのを抑えられる。しかも、前記各種のパターン部は基板とマスク層との関係において、応力の緩和が必要な向きや位置に応じ、具体的にはマスク層の周辺域に内部応力を分断しやすい放射方向に向いて、また応力緩和位置を増加するよう多数配設するなどしやすく、応力緩和による基板の反り防止に好適である。特に、U字パターン部ではパターンラインに直交する方向の応力緩和効果がその湾曲、屈曲形状に沿って得られ、両辺部で応力緩和位置が平行に対向し合う基板外周位置側への開き形態となってマスク層の周方向面域での応力分散、応力緩和の効果を高められる。長穴パターン部ではパターンラインに直交する方向の応力緩和が直線に沿って単純に得られ、周方向に応力を分散させるのに効果的である。楕円穴パターン部では長穴と丸穴との間の方向性を持って応力の分散が図れる。また、十字状パターン部では十字に沿った互いに直角なXY2方向において、それと直交する向きに応力の分散が図れるのに加え、これらXY2方向の中間方向となる互いに直角な2つの斜め方向においてもそれに直角な向きに応力分散が図れる。
本発明の半導体装置製造基材によれば、マスク層の周辺域に設けた応力緩和パターンによりマスク層の内部応力を十分に緩和して基板が反るのを防止しながら、基板へのエッチング加工に伴なう応力緩和パターンを通じたエッチングによる基板の強度低下が、マスク層の最内側から基板外周位置まで繋げないこと、通常のエッチ深さ未満に規制すること、の少なくとも1つによって簡単に抑えられ、前者によっては、さらに基板の両面につき片面ずつ裏面でのガス冷却を伴いエッチング加工するのに、冷却ガスが応力緩和パターンを通じて基板の外周から外部へ流出するのを抑えられる。
以下、本発明の半導体装置製造基材とこれを用いた半導体装置の製造方法について、図1〜図10を参照して説明する。しかし、以下の説明は本発明の具体例であって特許請求の範囲の記載の内容を限定するものではない。
本実施の形態の半導体装置製造基材は、図7に示す例、図9(a)(b)に示す例のように、基板1と、この基板1へのエッチング加工を行う図7に示す例のような加工パターン4を持ったマスク層2と、このマスク層2の周辺域に設けられて基板1を反らせるマスク層2の内部応力を緩和する応力緩和パターン3とを備えている。ここで、基板1は例えば、石英、ガラス、PX、水晶、LT、LN、SiC、サファイア、Siなどであり、難エッチング材を含む各種のものが採用でき、厚さは400μm程度以下のものが一般に用いられ、薄いもので100μm程度のものまであり、反りやすく、強度低下の問題が著しい。マスク層2はNiやCuのほか、Al、Ti、SiN、SiO2、Au、Crなどが適用される。これらは基板1上に蒸着やメッキといった成膜手法によって形成され、概ね収縮の内部応力を呈し、基板1にマスク層2側で凹となる反りを生じさせて、既述したエッチング加工によるパターニングの位置ずれの問題となる。もっとも、マスク層2は基板1に対し引張りの内部応力を持っていて基板1を前記とは逆向きに反らせることもある。このような基板1の反りの向きに関係なく基板1を反らせる内部応力を持つ材料によるマスク層2一般に本発明は適用される。
既述のように応力緩和パターン3は、マスク層2の内部応力を分散して基板1に反りを生じさせる応力を緩和し、基板1が反るのを防止ないしは軽減するので、マスク層2を介した、つまりその加工パターン4を通じたエッチング加工の工程を有して半導体装置を製造するのに、基板1のマスク層2による反りが応力緩和パターン3により防止され、軽減される分だけ、エッチング加工によるパターニングずれが軽減し、パターニング精度が向上する。
しかし、マスク層2の応力緩和パターン3は、基板1へのエッチング加工に際し基板1の強度低下となる不要なエッチング部分ともなる。これに対処するのに、本実施の形態では1つの例として、マスク層2の周辺域4bに設ける応力緩和パターン3を、図1〜図6に代表的なものにつき個別に示す各例のように、マスク層2の周辺域4bの内側位置から基板1の外周位置まで繋がらないパターン形状にて設けている。なお、本発明で「周辺域」とは、図1、図2に示されるように基板の中央の加工パターンエリアの外周位置であり、また「周辺域の内側位置」とは、加工パターンエリアの外周に近い近傍位置である。
したがって、基板1へのエッチング加工を行う加工パターン4を持ったマスク層2の周辺域4bに応力緩和パターン3を設けることで、そのパターン形状に応じマスク層2の内部応力を十分に緩和して基板1が反るのを防止し、あるいは軽減できる上、この応力緩和パターン3が内側位置から基板1の外周位置まで繋がらないように形成していることにより、基板1のエッチング加工時に応力緩和パターン3を通じた不要なエッチングによるエッチ深さが加工パターン4同様に進行したとしても不要なエッチング部分が連続せず、図13に示す先行例のように内側から基板1の外周位置まで繋がったスリットに沿って不要なエッチング部が線状に連続して形成されるような場合に比し、基板1の強度低下を抑えられる。
しかも、図示しないが基板1の両面にマスク層2を設けて片面ずつ裏面でHeガスなどの冷却ガスによりガス冷却を伴いエッチング加工するような場合でも、応力緩和パターン3がマスク層2の周辺域4bの最内側から基板1の外周位置まで繋がっていないことにより、冷却ガスが応力緩和パターン3を通じて基板1の外周位置から外部へ流出するのを抑えられるので、冷却効率が低下するようなことがない。
また、本実施の形態では、応力緩和パターン3を通じた不要なエッチングでのエッチ深さによる基板1の強度低下に対応する別の例として、応力緩和パターン3を通じたエッチングによるエッチ深さH2が、図7(a)(b)の各例、図9(a)(b)の例、図10の例に示すように、図7(c)に示す基板1の加工パターン4を通じたエッチング加工による通常エッチ深さH1未満となるようにエッチ深さH2のエッチングを抑制する大きさまたはおよび断面形状を有して設けるようにしている。これにより、応力緩和パターン3によるマスク層2の応力緩和で基板1の反りを防止しながら、応力緩和パターン3の大きさまたはおよび断面形状によって基板1へのエッチング加工時に生じる応力緩和パターン3を通じたエッチングによるエッチ深さH2が通常エッチ深さH1未満となるようにエッチ規制できるため、応力緩和パターン3に起因したエッチ深さにより基板1の強度が低下するのを、先の例のように内側から基板1の外周位置まで繋げないという規制なしにも十分に抑制することができ、基板1の強度低下が問題となりやすい薄い基板1のマスク層2や各種厚さの基板1でのマスク層2の周辺寄りの範囲に配設する応力緩和パターン3などとして特に有効である。この場合も、必要なら、応力緩和パターン3がマスク層2の周辺域4bの最内側から基板1外周位置まで繋がらない形態とすることにより、基板1の強度低下をさらに防止できる上、基板1両面につき片面ずつ裏面でのガス冷却を伴いエッチング加工する際の冷却ガスの応力緩和パターン3を通じた流出を抑えて冷却効果が低下するようなことを防止することができる。
図7(a)の例、(b)の例では、応力緩和パターン3の幅B2または径を、加工パターン4の図7(c)に示す有効幅B1または径の大きさ未満としている。この場合、応力緩和パターン3が加工パターン4の有効な幅B1または径の大きさ未満の幅B2または径としたことにより、エッチング幅または径とエッチ深さとの図8に示すような相関性によるマイクロローディング効果といわれるエッチ抑制効果を持つことになり、基板1へのエッチング加工に伴なう応力緩和パターン3を通じた不要なエッチングを、幅B2を小さくした分だけ抑制して基板1へのエッチング加工による通常エッチ深さH1未満のH2とすることができ、基板1の強度低下をさらに抑えられる。
発明者の経験から、加工パターン4の幅B1に対して応力緩和パターン3の幅B2は1/4〜1/20程度として、エッチ深さH2を5〜20μm程度に抑えられ、内側から基板1の外周位置まで繋がったパターン形状においても基板1の強度低下防止に十分である。
1つの実施例を示すと、石英よりなる基板1の厚みが150μm程度、Niよりなるマスク層2の厚みが2μm程度、エッチング加工による通常エッチ深さH1が50μm程度の加工条件において、加工パターン4の最小有効幅B1は30μm程度であり、これに対して応力緩和パターン3の幅B2を2μm程度以下として、応力緩和パターン3に対する基板1のエッチ深さH2を10μm程度に抑えられ、基板1の強度低下は十分に抑制できた。
図9の例では、応力緩和パターン3を、断面が基板1側に向かって幅B2が狭まるテーパをなしたものとしている。この場合、応力緩和パターン3が断面が基板1側に向かって幅B2または径が狭まるテーパをなしていることにより、基板1へのエッチング加工に伴なう応力緩和パターン3を通じた不要なエッチングの進行を、応力緩和パターン3がなすマスク層2のテーパ面に沿った先細り形状に規制しながら、マスク層2のテーパ面から図9(a)に矢印で示すようにエッチング域に落ちる残渣5の図9(b)に示すような堆積によりエッチングの進行を早期に阻止するいわゆるエッチストップ効果を得て、基板1へのエッチング加工による通常のエッチ深さH1未満のエッチ深さH2に規制することができ、基板1の強度低下をさらに抑えられる。もっとも、加工パターン4はこのような残渣5によるエッチストップ効果を示さないようにストレートな断面形状などとして、マスク層2のテーパ面効果を示さないか、示しても極く低い程度に抑えて、応力緩和パターン3と差を持つようにするのが必須となる。これにより、図7の例の場合のように幅B2を加工パターン4の場合の幅B1に対して特に小さくする制限は基本的にないが、より早期のエッチストップ効果を得るにはテーパ形状の下部幅B2または径が小さいほどよく、テーパ角度が大きいほど残渣5の発生促進できて有効であるといえる。従って、図7の例の場合の幅B2よりも大きくしてよい。しかし、図10に示すように応力緩和パターン3のテーパ形状の下部幅B2を小さくするほどエッチストップ時期がより早くなってエッチ深さH2は微小となり基板1の強度低下には有利である。
ここで、上記したような各種の半導体装置製造基材を用いて、半導体装置を製造するには、基板1へのエッチング加工を行う加工パターン4と、周辺域4bに内側位置から基板1の外周位置まで繋がらないパターン形状とするか、エッチ深さH2が基板1の加工パターン4を通じたエッチング加工による通常エッチ深さH1未満となるようにエッチングを規制する大きさまたはおよび断面形状を有しているか、の少なくとも1つを満足して設けた応力緩和パターン3と、を持った基板1上に形成されたマスク層2を介して、基板1のエッチング加工を行う工程、を備えればよい。この結果、マスク層2の周辺域4bに設けた応力緩和パターン3によりマスク層2の内部応力を十分に緩和して基板1が反るのを防止しながら、基板1へのエッチング加工に伴なう応力緩和パターン3を通じた不要なエッチングが、マスク層2の最内側から基板1の外周位置まで繋げないこと、通常のエッチ深さH1未満に規制すること、の少なくとも1つによって基板に強度低下をもたらすのを簡単に抑えられ、前者によっては、基板1の両面につき片面ずつ裏面でのガス冷却を伴いエッチング加工するのに、冷却ガスが応力緩和パターン3を通じて基板1の外周から外部へ流出するのを抑えられる。
しかも、基板1のエッチング加工において、CF4、SF6、Cl2などの基板のエッチングを促進する通常エッチングガスに、デポガスといわれるマスク層2のテーパ面からの残渣発生を促進するCH4、CH22、C48、CHF3、HBrといったガスを混合してエッチング加工することにより、図8、図9に示すようなテーパ断面形状をした応力緩和パターン3を採用すると基板1上へのデポジッションを促進させられる。従って、応力緩和パターン3を通じた基板1への不要なエッチングに対し、マスク層2のテーパ面から低いテーパ角度でエッチングすることにより早期エッチストップ効果が高まり、エッチ深さH2をより小さくして基板1の強度低下をより防止することができる。
さらに、内側から基板1の外周位置まで繋がらないパターン形状とする既述の応力緩和パターン3は、基板1の外周に両端が向く図1、図2に示すような最内側のスリット状パターン部3bで周方向に繋げたU字状パターン部3a1、または繋げず独立した図示しないU字状パターン部、基板1の外周に一端が向き、図1に示すように最内側でスリット状パターン部3bで周方向に繋げ、あるいは図3、図4に示すように繋げないで独立させた長穴パターン部3a2、図示しない楕円穴パターン部、図6に示すような十字状パターン部3a3、方向性のない図5に示すような丸穴パターン部3a4、などの少なくとも1つを含むものとして設けることができる。これらの各種パターン形状のパターン部3a1〜3a4などは基板1とマスク層2との関係において、応力の緩和が必要な向きや位置に応じ、例えば、マスク層2の周辺域4bに内部応力を週方向に分断しやすい放射方向に向いて、また応力緩和位置を増加するよう図1、図2に示すように周方向に多数配設するなどしやすく、応力緩和による基板1の各種反りの防止に好適であるし、異種パターン部3a1〜3a4などを複合して配設すると種々な応力分散パターンが得られる。
特に、U字状パターン部3a1ではパターンラインに直交する方向の応力緩和効果がその湾曲、屈曲形状に沿って得られ、両辺部で応力緩和位置が平行に対向し合う基板1の外周位置側への開き形態となってマスク層2の周方向面域にて応力分散、応力緩和の効果を高められる。長穴パターン部3a2ではパターンラインに直交する方向の応力緩和が直線に沿って単純に得られ、周方向に応力を分散させるのに効果的である。楕円穴パターン部では長穴と丸穴との中間的な方向性を持って応力の分散が図れるし、丸穴パターン部3a4では特に極く小域において無方向に応力の緩和効果が得られ、それを図配列する図5に示すような方向によって互いの繋がりをより防止しながら長穴パターン部3a2に準じた方向性のある応力分散が行える。また、十字状パターン部3a3では十字に沿った互いに直角なXY2方向において、それと直交する向きに応力の分散が図れるのに加え、これらXY2方向の中間方向となる互いに直角な2つの斜め方向においてもそれに直角な向きに応力分散が図れる。
また、これらの応力緩和パターン3をなす各種パターン部3a1〜3a4などは、図4に繰り返しの最小単位を示しているように千鳥状の配列とすることもできる。これにより、応力緩和パターン3をなす各種パターン部3a1〜3a4などがそのパターン形状に応じた応力分散を、相互が繋がらない条件を満足して千鳥状配置によるさらに複合した方向性のある応力分散を広域にて実現することができる。
さらに、応力緩和パターン3は、図1、図3に示す各例では、加工パターンエリア4aの外まわりに沿った既述した最内側のスリット状パターン部(加工パターンエリア4aを連続的に取り囲むスリット状の第1のパターン部)3bを有し、このスリット状パターン部3bの外側に応力緩和パターン3をなす各種パターン部(第2のパターン部)3a1、3a2などの少なくとも1つが、スリット状パターン部3bと繋がって形成しているが、これをスリット状パターン部3bと独立して配設することもでき、これらによって、マスク層2の周辺域4bにおける最内側では加工パターンエリア4aの外まわりに沿ったスリット状パターン部3bの矩形をなすなどした連続性を利用した加工パターンエリア4a領域と周辺域4bとの分断ないしほぼ分断による放射方向での内部応力の分散に加え、スリット状パターン部3bの外側にこれと繋がって、あるいは独立して配設した各種パターン部3a1〜3a4などの少なくとも1つによる周辺域での内部応力の周方向および放射方向での分散を図って、基板1の強度低下や冷却ガスの流出の問題なしに応力緩和効果を高められる。
図2に示す例では、特に、U字状パターン部3a1は、基板1の外周位置から内側に延びた長穴パターン部3a2と端部同士が一部入り組むように設けられたものとしている。これにより、U字状パターン部3a1の両辺部で応力緩和位置が平行に対向し合う部分において、基板1の外周位置から延びてU字状パターン部3a1と端部同士が入り組む形態によって、マスク層2の最内側から基板1の外周位置まで応力緩和パターン3が繋がらない条件を満足しながら、U字状パターン部3a1による周方向に応力分散を図っての応力緩和域からさらに基板1の外周位置まで周方向に応力分散を図っての応力緩和域を拡張させられる。この結果、基板1の反りを十分に防止して、しかも、基板1の強度低下や冷却ガスの応力緩和パターン3を通じた流出を抑えられる。
なお、上記したような応力緩和パターン3は、従来から広く知られているリフトオフ法によって形成することができる。具体的には基板1の応力緩和パターン3の形成部にPR材を配置してから基板1上に蒸着やメッキによってマスク層2を形成し、マスク層2を形成した後、PR材を剥すリフトオフ処理を行えばよい。しかし、これに限られることはない。また、最内側のスリット状パターン部3bは矩形に繋がっても基板1の強度低下に余り影響しない傾向を示すことが多く、応力緩和や基板1の強度低下に悪影響を及ぼさなければ、スリット状パターン部3bは図1、図2に見られるように他のパターン部3a1〜3a4のようにエッチ深さH2を抑制するパターンを採用しなくてもよい。
本発明は基板のマスクを介したバルクエッチングにおいて、マスク層に設けた応力緩和パターンにより基板の反りを防止しながら、応力緩和パターンに起因した不要なエッチングによる基板の強度低下や、応力緩和パターンを通じた冷却ガスの流出を防止できる。
本発明に係る実施形態の半導体装置製造基材の第1の例を示す要部の平面図である。 本発明に係る実施形態の半導体装置製造基材の第2の例を示す平面図である。 本発明に係る実施形態の半導体装置製造基材の第3の例を示す一部の平面図である。 本発明に係る実施形態の半導体装置製造基材の第4の例を示す一部の平面図である。 本発明に係る実施形態の半導体装置製造基材の第5の例を示す一部の平面図である。 本発明に係る実施形態の半導体装置製造基材の第6の例を示す一部の平面図である。 図1〜図6に示す基材に適用されるマスクのエッチ規制効果を持った応力緩和パターン(a)(b)の例を、(c)の加工パターンと比較して示す断面図である。 図7での応力緩和パターンや、加工パターンの幅とエッチ深さとの相関関係によるマイクロローディング効果特性を示すグラフである。 図1〜図6に示す基材に適用されるマスクのエッチ規制効果を持った別の応力緩和パターンの例での(a)にてマスクからの残渣の発生状況を示し、(b)にて発生した残渣によるエッチストップ効果の状態を示した断面図である。 図9の例での応力緩和パターンのエッチストップ効果をさらに高めた例を示す断面図である。 本発明に至る過程での発明者がした3種類の応力緩和パターンでのエッチング実験例を(a)〜(c)に示している断面図である。 従来の半導体装置製造基材の1つの例を示す平面図である。 従来の半導体装置製造基材の別の例を示す平面図である。 図12、図13に示す従来の基材でのマスクとそれによるパターニング状態を示す断面図である。
符号の説明
1 基板
2 マスク層
3 応力緩和パターン
3a1 U字状パターン部
3a2 長穴パターン部
3a3 十字状パターン部
3a4 丸穴パターン部
3b スリット状パターン部
4 加工パターン
4a 加工パターンエリア
4b 周辺域
5 残渣

Claims (1)

  1. 基板と、この基板へのエッチング加工を行う加工パターンを持ったマスク層と、このマスク層の加工パターンの周辺域に設けられて基板を反らせる内部応力を緩和する応力緩和パターンとを備え、
    この応力緩和パターンは、加工パターンエリアの外まわりに沿った加工パターンエリアを連続的に取り囲む最内側のスリット状の第1のパターン部と、この第1のパターン部の外側に形成された第2のパターン部とを有し、この第2のパターン部は前記周辺域の内側位置の第1のパターン部から基板の外周位置まで繋がらない不連続なパターン形状にて設けたことを特徴とする半導体装置製造基材。
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* Cited by examiner, † Cited by third party
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JP2011060901A (ja) * 2009-09-08 2011-03-24 Sumitomo Electric Ind Ltd 半導体装置および半導体装置の製造方法
JP6154582B2 (ja) * 2012-06-14 2017-06-28 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法

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Publication number Priority date Publication date Assignee Title
JP3158515B2 (ja) * 1991-07-29 2001-04-23 ソニー株式会社 露光用マスク、露光用マスクの使用方法、露光用マスクの製造方法、及び半導体装置の製造方法
JP2701765B2 (ja) * 1994-12-28 1998-01-21 日本電気株式会社 半導体装置の製造方法
JPH0997762A (ja) * 1995-07-26 1997-04-08 Toshiba Corp 半導体装置の製造方法
JP2001118780A (ja) * 1999-10-20 2001-04-27 Nikon Corp 電子線用転写マスクブランクス、電子線用転写マスク及びそれらの製造方法
JP3454259B2 (ja) * 2001-09-07 2003-10-06 セイコーエプソン株式会社 マスクデータの生成方法、マスクおよび記録媒体、ならびに半導体装置の製造方法
JP4357498B2 (ja) * 2002-03-15 2009-11-04 富士通マイクロエレクトロニクス株式会社 位相シフトマスク
JP2003332270A (ja) * 2002-05-15 2003-11-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2004029403A (ja) * 2002-06-26 2004-01-29 Toppan Printing Co Ltd フォトマスクの製造方法及びフォトマスク並びに露光方法
JP3646713B2 (ja) * 2002-10-11 2005-05-11 ソニー株式会社 マスクパターン分割方法およびレジストパターン形成方法
JP2004356363A (ja) * 2003-05-29 2004-12-16 Toppan Printing Co Ltd Ebマスクの製造方法及びebマスク並びに露光方法
JP2005020015A (ja) * 2004-07-01 2005-01-20 Semiconductor Leading Edge Technologies Inc マスク
JP4899829B2 (ja) * 2006-11-30 2012-03-21 パナソニック株式会社 半導体装置製造基材

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