CN1444279A - 半导体器件及其制作方法 - Google Patents

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Abstract

本发明包括一个或多个引线和MIM电容器，后者是由连接引线上表面的下电极与上电极电容耦合而成的。下电极是由防止引线材料扩散的材料制成的，它包住引线。

Description

半导体器件及其制作方法
             相关申请的相互参照
此项申请基于2002年3月8日提交的日本专利申请2002-064239号并要求其优先权，这里作为参考引入其内容。
技术领域
本发明涉及到半导体器件及其制作方法，其中，例如，含Cu引线的多层结构被用于MIM电容器，尤其是用于这样一些器件，考虑到改善其在高频电路中的Q值，可降低电阻和防止含Cu引线多层结构的铜扩散。
背景技术
一般说来，在车用通讯领域等使用的高频模拟集成电路中，不仅有源元件而且无源元件如电阻和电容器由于处理高频信号，都要求在高速下工作。在这样的集成电路中，为提高工作速度和降低功耗，减小寄生电阻和寄生电容是十分必要的。尤其是电容元件，一般已使用MIM(金属-绝缘体-金属)电容器，其寄生电阻和寄生电容显著小于常规的MOS型电容器。
同样，着眼于降低寄生电阻和寄生电容，已考虑将Cu引线用于集成电路。使用部分Cu引线作为上述MIM电容器的一个电极是最合适的，但在包含Cu引线结构的普通制作过程中，在Cu引线嵌入引线槽后，用CMP法打平表面来除去多余的膜。为得到优化的器件性能，必须尽量少抛光引线槽中的Cu而又使表面平整均匀。
然而，在引线槽中制作了防止Cu扩散入氧化膜的阻挡金属层，而由硬质材料如TaN制成的阻挡金属层与软质材料制成的Cu层，抛光比彼此有很大的不同。因此，涉及到一个所谓的盘形问题，即在Cu层表面上因CMP工艺而形成一凹陷部分。
当Cu层表面积大时，例如欲形成电容器的电极部分时，这个盘形问题就更为突出。因此，很难用Cu膜制作MIM电容器的电极部分。
发明内容
考虑到上述问题作出了本发明。本发明的目的是提供一种半导体器件及其制作方法，这是这样构成的，一种包含Cu引线的结构与MIM电容器下电极的下表面相连，以通过Cu引线为下电极供给电荷，并能防止Cu扩散至作为层间绝缘膜的氧化膜中而保持引线功能的可靠性。
由于刻苦的研究，本发明的发明者已得到了下述各种形式的发明。
本发明的一个方面为一种半导体器件，包括：一个或多个引线；电容器，由连接引线上表面的下电极与上电极电容耦合而成。本发明的特点特别在于下电极是由防止引线材料扩散的材料制成的，并包住引线。
本发明的另一个方面为一种半导体器件制作方法，包括以下步骤：制作一个或多个引线；制作由下电极与上电极电容耦合而成的电容器。本发明的特点特别在于下电极是由防止引线材料扩散的材料制成的，并在下电极包住引线的区域与引线上表面相连。
附图说明
图1为根据本发明第一种实施方式，按照其工艺顺序，半导体器件制作方法的剖面图。
图2A、图2B和图2C分别为根据本发明第一种实施方式，按照图1之后的工艺顺序，半导体器件制作方法的剖面图。
图3A、图3B和图3C分别为根据本发明第一种实施方式，按照图2A、图2B和图2C之后的工艺顺序，半导体器件制作方法的剖面图。
图4A和图4B分别为根据本发明第一种实施方式，按照图3A、图3B和图3C之后的工艺顺序，半导体器件制作方法的剖面图。
图5A和图5B分别为根据本发明第一种实施方式，按照图4A和图4B之后的工艺顺序，半导体器件制作方法的剖面图。
图6A和图6B分别为根据本发明第一种实施方式，按照图5A和图5B之后的工艺顺序，半导体器件制作方法的剖面图。
图7A和图7B分别为根据本发明第一种实施方式，按照图6A和图6B之后的工艺顺序，半导体器件制作方法的剖面图。
图8A和图8B分别为根据本发明第一种实施方式，按照图7A和图7B之后的工艺顺序，半导体器件制作方法的剖面图。
图9A和图9B分别为根据本发明第一种实施方式，按照图8A和图8B之后的工艺顺序，半导体器件制作方法的剖面图。
图10A和图10B分别为根据本发明第一种实施方式，按照图9A和图9B之后的工艺顺序，半导体器件制作方法的剖面图。
图11A和图11B分别为根据本发明第一种实施方式，按照图10A和图10B之后的工艺顺序，半导体器件制作方法的剖面图。
图12A和图12B分别为根据本发明第一种实施方式，按照图11A和图11B之后的工艺顺序，半导体器件制作方法的剖面图。
图13A和图13B分别为根据本发明第一种实施方式，按照图12A和图12B之后的工艺顺序，半导体器件制作方法的剖面图。
图14为一平面图，表示第一种实施方式的半导体器件结构。
图15A和图15B分别为根据第二种实施方式，按照其工艺顺序，半导体器件制作方法的剖面图。
图16A和图16B分别为根据第二种实施方式，按照图15A和图15B之后的工艺顺序，半导体器件制作方法的剖面图。
图17A和图17B分别为根据第二种实施方式，按照图16A和图16B之后的工艺顺序，半导体器件制作方法的剖面图。
图18A和图18B分别为根据第二种实施方式，按照图17A和图17B之后的工艺顺序，半导体器件制作方法的剖面图。
图19A和图19B分别为根据第二种实施方式，按照图18A和图18B之后的工艺顺序，半导体器件制作方法的剖面图。
图20A和图20B分别为根据第三种实施方式，按照其工艺顺序，半导体器件制作方法的剖面图。
图21A和图21B分别为根据第三种实施方式，按照图20A和图20B之后的工艺顺序，半导体器件制作方法的剖面图。
图22A和图22B分别为根据第三种实施方式，按照图21A和图21B之后的工艺顺序，半导体器件制作方法的剖面图。
图23A和图23B分别为根据第三种实施方式，按照图22A和图22B之后的工艺顺序，半导体器件制作方法的剖面图。
图24A和图24B分别为根据第三种实施方式，按照图23A和图23B之后的工艺顺序，半导体器件制作方法的剖面图。
图25A和图25B分别为根据第三种实施方式，按照图24A和图24B之后的工艺顺序，半导体器件制作方法的剖面图。
图26为根据第三种实施方式，按照图25A和图25B之后的工艺顺序，半导体器件制作方法的剖面图。
图27A和图27B分别为根据第四种实施方式，按照其工艺顺序，半导体器件制作方法的剖面图。
图28A和图28B分别为根据第四种实施方式，按照图27A和图27B之后的工艺顺序，半导体器件制作方法的剖面图。
图29A和图29B分别为根据第四种实施方式，按照图28A和图28B之后的工艺顺序，半导体器件制作方法的剖面图。
图30A和图30B分别为根据第四种实施方式，按照图29A和图29B之后的工艺顺序，半导体器件制作方法的剖面图。
图31A和图31B分别为根据第四种实施方式，按照图30A和图30B之后的工艺顺序，半导体器件制作方法的剖面图。
图32A和图32B分别为根据第四种实施方式，按照图31A和图31B之后的工艺顺序，半导体器件制作方法的剖面图。
图33A和图33B分别为根据第五种实施方式，按照其工艺顺序，半导体器件制作方法的剖面图。
图34A和图34B分别为根据第五种实施方式，按照图33A和图33B之后的工艺顺序，半导体器件制作方法的剖面图。
图35A和图35B分别为根据第五种实施方式，按照图34A和图34B之后的工艺顺序，半导体器件制作方法的剖面图。
图36A和图36B分别为根据第五种实施方式，按照图35A和图35B之后的工艺顺序，半导体器件制作方法的剖面图。
图37A和图37B分别为根据第五种实施方式，按照图36A和图36B之后的工艺顺序，半导体器件制作方法的剖面图。
图38A和图38B分别为根据第五种实施方式，按照图37A和图37B之后的工艺顺序，半导体器件制作方法的剖面图。
图39为根据第五种实施方式，按照图38A和图38B之后的工艺顺序，半导体器件制作方法的剖面图。
图40A、图40B和图40C分别为根据对比实施方式1，半导体器件制作方法的剖面图。
图41为根据对比实施方式2，半导体器件结构的平面图和剖面图。
图42为根据对比实施方式3，半导体器件结构的平面图和剖面图。
具体实施方式
<本发明主旨>
为了降低MIM电容器的电阻，本发明的发明者设想了一种电容器结构，其电阻可降低至基本上等于这样的情形，即MIM电容器的下电极采用Cu等制成的低阻引线作为底衬，且下电极也由Cu制成。
然而，在这种情形下涉及到一个问题，即Cu原子容易扩散入绝缘体例如常用作层间绝缘膜的氧化硅膜中。本发明的发明者已设计了一种用于下电极的材料和Cu引线的底衬结构，以防Cu暴露于绝缘体，从而保持引线的功能。具体地，设想了以下的底衬结构。即，用具有防止Cu扩散功能的导电膜如氮化钛(TiN)作为下电极，且下电极包住Cu引线表面。这种结构能够使Cu引线与下电极相连而又消除了Cu暴露于绝缘体的部分。
注意，这里“包住”的意思是下电极表面的部分区域包住引线表面或引线上面的平面区域。Cu引线被下电极包住防止了Cu的扩散，就可保持引线功能的可靠性。而且，上述的电阻降低，当本发明用于高频电路时，预期可大大改善Q值。
下面参照附图来详细说明本发明的实施方式。
<第一种实施方式>
首先说明本发明的第一种实施方式。图1至图13A和图13B分别为根据本发明第一种实施方式，按照其工艺顺序，半导体器件制作方法的剖面图。
--制作MOS晶体管结构—
首先，在半导体衬底上制作MOS晶体管结构。
具体地，如图1所示，在硅半导体衬底1上用LOCOS法或STI法制作元件隔离。这里，制作元件隔离膜10来划分出元件的有源区，由绝缘体制成的元件隔离膜10填充在半导体衬底1形成的沟槽中。
其次，在半导体衬底1上制作由SiO2或SiON制成的薄栅绝缘膜2后，在其上制作多晶硅膜。然后，对多晶硅膜和栅绝缘膜2刻图形而在半导体衬底1上经栅绝缘膜2制成栅电极3。再用栅电极3作掩模，将杂质离子注入至栅电极3两侧的半导体衬底1表面层中而形成源/漏4。这样就制成了MOS晶体管结构。
--制作包含Cu引线的结构—
接着，制作包含Cu引线的多层结构。这种包含Cu引线的多层结构经，例如，图1所示的柱塞连接MOS晶体管结构的源/漏4表面。
注意，为了便于说明，在后面说明的图2A至图13B中省略了MOS晶体管结构。
首先，如图2A所示，在层间绝缘膜12上依次制作氮化硅膜13、FSG(氟硅玻璃)膜14和抗反射膜15，在一部分层间绝缘膜12中制作有钨(W)柱塞11，用光刻法制作第一引线槽16，即在W柱塞上的开孔。
接着，如图2B所示，用溅射设备在真空中依次相继制作氮化钽(TaN)阻挡金属膜17和作为籽金属膜的Cu膜18。其次，如图2C所示，以阻挡金属膜17作为电极，用电镀法制作Cu膜19来填充第一引线槽16。
接着，如图3A所示，用CMP法抛光Cu膜19，直至露出FSG膜14表面，而在第一引线槽16中形成第一Cu引线20。
接着，如图3B所示，依次制作作为第一Cu引线20扩散阻挡膜的氮化硅膜21、氧化硅层间绝缘膜22、氮化硅膜23、氧化硅层间绝缘膜24以及抗反射膜25。
接着，如图3C所示，施加光致抗蚀剂26，用光刻法制作多个孔状图形27a-27e，即在第一Cu引线20上开孔。
接着，如图4A所示，以光致抗蚀剂26作掩模，用氮化硅膜21作止蚀层，干法腐蚀抗反射膜25、层间绝缘膜24、氮化硅膜23和层间绝缘膜22，而在相应于孔状图形27a-27e的部分形成通孔28a-28e。然后用灰化等方法除去光致抗蚀剂26。接下来，如图4B所示，在通孔28a-28e下部填充抗蚀剂等构成的保护材料29。
接着，如图5A所示，施加光致抗蚀剂30并光刻第二引线槽图形31a-31e，即分别在通孔28a-28e上的开孔。然后，用抗蚀剂30作掩模，氮化硅膜23作止蚀层，干法腐蚀抗反射膜25和层间绝缘膜24。这样就在分别相应于第二引线槽图形31a-31e的部分形成了第二引线槽32a-32e。
接着，如图5B所示，在用灰化等方法除去光致抗蚀剂30和保护材料29后，对整个表面干法腐蚀来除去留在通孔28a-28e底部的氮化硅膜23和留在第二引线槽32a-32e底部的氮化硅膜21。这样就使第二引线槽32a-32e与通孔28a-28e分别合成一体。
接着，如图6A所示，用溅射设备在真空中依次相继制作TaN阻挡金属膜和作为籽金属膜的Cu膜(未示出)，然后以阻挡金属膜32作电极，用电镀法在引线槽中制作Cu膜33。
接着，如图6B所示，用CMP法抛光Cu膜33、阻挡金属膜32以及抗反射膜25，直至露出层间绝缘膜24表面，使得Cu膜33只留在第二引线槽32a-32e和通孔28a-28e中，然后湿法清洗表面而制成第二Cu引线34a-34e。经过上述工艺过程，制成了包含Cu引线的多层结构，其中的Cu引线由第一Cu引线20和第二Cu引线34a-34e组成。
--制作电容—
下面，在上述包含Cu引线的多层结构上制作MIM电容器。
首先，如图7A所示，在前述包含Cu引线的多层结构上依次制作膜厚约为70nm的具有阻挡Cu扩散功能的氮化硅膜35和膜厚约为100nm的氧化硅膜36。
接着，如图7B所示，施加光致抗蚀剂37，并用光刻法形成在第二引线34a-34d上开孔的抗蚀剂图形。接着，如图8A所示，以光致抗蚀剂37作掩模，反应离子腐蚀氧化硅膜36，然后用灰化等方法除去光致抗蚀剂37。
接着，如图8B所示，以留下的氧化硅膜36作硬掩模，反应离子腐蚀氮化硅膜35，以露出第二Cu引线34a-34d的表面。
接着，如图9A所示，依次制作膜厚分别约为100nm、40nm和150nm的氮化钛膜38、氧化硅膜39和氮化钛膜40。这里，氮化钛膜38、40是用溅射法制作的，而氧化硅膜39是用CVD法制作的。
接着，如图9B所示，为了划分出制作MIM电容器的区域，施加光致抗蚀剂42，并用光刻法形成在第二引线34e上开孔的抗蚀剂图形。
其次，如图10A所示，以光致抗蚀剂42作掩模，反应离子腐蚀氮化钛膜40、氧化硅膜39和氮化钛膜38，然后用灰化等方法除去光致抗蚀剂42。这样就制成了MIM电容器，其中氮化钛膜40、38分别用作上电极和下电极，氧化硅膜39用作介电层。
接着，如图10B所示，用CVD等方法制作膜厚约为1100nm的氧化硅层间绝缘膜43。然后用CMP法抛光层间绝缘膜43，使其膜厚从第二引线层34起，包括第二Cu引线34a-34e，变为730nm。
接下来，如图11A所示，在层间绝缘膜43上施加光致抗蚀剂44，并光刻制作柱塞图形45a-45d，即在MIM电容器上开孔，和柱塞图形45e，即在第二Cu引线34e上开孔。
接着，如图11B所示，以光致抗蚀剂44作掩模，用反应离子腐蚀制作通孔46a-46e，再用灰化等方法除去光致抗蚀剂44。
接着，如图12A所示，在每个通孔46a-46e中选择生长金属如钨，并用CMP法打平表面。这样就分别制成了MIM电容器上电极40的柱塞47a-47d和下电极38的柱塞47e。
接着，如图12B所示，在整个表面上用溅射法制作铝膜48。接下来，如图13A所示，施加光致抗蚀剂50，并光刻制作分隔图形51，即在上电极40的柱塞47a-47d与下电极38的柱塞47e间的区域开孔。
接着，如图13B所示，按照分隔图形51干法腐蚀铝膜48而形成铝引线48。
图14为第一种实施方式半导体器件结构的平面图。在根据这种实施方式的半导体器件中，第二Cu引线34a-34e的表面完全被TiN下电极和氮化硅膜所覆盖，如图14所示。这就能防止Cu扩散至层间绝缘膜中。而且，在根据这种实施方式的半导体器件中，MIM电容器中没有台阶，这样就能保持电容的精度。
<对比实施方式1>
这里，将以对比实施方式1-3来说明在类似于上述第一种实施方式的包含Cu引线的多层结构上制作MIM电容器结构的实例。图40A-图40C表示对比实施方式1的制作过程。在下面将要描述的对比实施方式1至对比实施方式3中，假定多层结构包含的Cu引线至少由第一Cu引线107和第二Cu引线108的两层结构组成，如图40A所示。
首先，在包含Cu引线的多层结构上依次制作作为第二Cu引线108防扩散膜的氮化硅膜109和作为MIM电容器下电极的氮化钛膜110。然后，在氮化钛膜110上制作孔状图形，即在第二Cu引线108上开孔。
接着，如图40B所示，在整个表面上依次制作了作为MIM电容器介电层的氧化硅膜111和作为MIM电容器上电极的氮化钛膜112后，对氮化钛膜112和氧化硅膜111刻图形，以在下电极的一部分形成柱塞基底区。这样就在下电极的一部分形成了柱塞基底区，同时也形成了MIM电容器的上电极。
接着，如图40C所示，用CVD法制作层间绝缘膜113，例如它由BPSG构成，以盖住氮化钛膜110、氧化硅膜111和氮化钛膜112，并制作通孔，由之露出下电极柱塞基底区以及上电极的表面。
下面，在每个通孔中选择生长钨，以分别形成上电极的柱塞114a-114d和下电极的柱塞114e。在用CMP法打平表面后，制作由铝膜构成的上引线115。
如图40A、图40B和40C所示，对比实施方式1是这样构成的，柱塞基底区设在一部分下电极上，下电极的引线柱塞就置于此基底区上，这样就以下电极本身和柱塞作为通道，从铝引线115为下电极供给电荷。尤其是当MIM电容器用于高频电路时，一个重要任务是降低这样的电荷供给通道的电阻值，以避免降低表示高频电路谐振锐度的Q值。
然而，在对比实施方式1中，下电极是由氮化钛膜110制成的，其电阻值较高，而下电极的平面方向是电荷供给通道。因此，当对比实施方式1用于高频电路时，由于电荷供给通道的高电阻值而使Q值降低。也可设想使下电极本身的膜厚增大以降低此电阻值。但是在后面的工序中覆盖MIM电容器的层间绝缘膜113要经CMP法打平，它在MIM电容器上电极以上的膜厚要有一定余量。因此，下电极的膜厚变得越大，柱塞就做得越长。所以，电荷供给通道的电阻也就做得越高。因此，不可避免Q值的下降，因为Q值是反比于电阻的。
另一方面，在本发明的第一种实施方式中，下电极电荷供给通道主要由第一Cu引线20和第二Cu引线34a-34e构成，其电阻值较低，这就降低了电荷供给通道的电阻。
而且，此实施方式是这样构成的，第二Cu引线34a-34d被直接置于下电极下面，且下电极的厚度方向为电荷供给通道。在这种结构中，随着下电极的膜厚做得越小，此电阻可降得越低。而且，下电极做得较薄，柱塞做得更短。所以，可大大降低从上引线48供给电荷的通道电阻值。
<对比实施方式2>
下面，将说明对比实施方式2。
此对比实施方式是一个实例，其中Cu引线层直接做在MIM电容器下电极的下面。在对比实施方式2中，如图41所示，开孔区做在一部分氮化硅膜118中以使下电极116与Cu引线层117彼此接触。而且，MIM电容器被此开孔区包围着。这样，SiN膜118和MIM电容器下电极116阻止了Cu从Cu引线层117向层间绝缘膜119的扩散。
然而，在对比实施方式2中，由于Cu引线层117因制作MIM电容器时的图形精度问题而有一部分在前述的开孔区中露出来，不能避免Cu从这部分的扩散。由于绝缘层的破坏就损害了引线功能的可靠性。
另一方面，在本发明的第一种实施方式中，Cu引线34a-34e的表面完全被MIM电容器的下电极和氮化硅膜35包住。因此，可避免Cu扩散至层间绝缘膜119中而不致发生失效。这样就可保持引线功能的可靠性。注意，这里所述“包住”一词意为下电极完全盖住Cu引线表面。
<对比实施方式3>
在对比实施方式3中，如图42所示，MIM电容器被做成某种形状的图形，使之完全覆盖前述的开孔区，以防Cu引线层117从一部分开孔区露出来。这就可避免从一部分开孔区露出Cu引线层117。然而，由于MIM电容器包含了一个不良的台阶而发生电容精度问题。
另一方面，在本发明的第一种实施方式中，MIM电容器的平整度是没有问题的。因此，可避免电容器包含前述的不良台阶而引起的电容精度降低。
<第二种实施方式>
下面，将说明本发明的第二种实施方式。由于此实施方式的包含Cu引线多层结构的制作过程与第一种实施方式中图2A-图8B中所说明的相同，所以将只说明其后的工艺过程。
首先，如图15A所示，在第二Cu引线层34和氮化硅膜35上依次制作氮化钛膜52、氧化硅膜53、氮化钛膜54和氮化硅膜55。此时淀积的氮化钛膜52、氧化硅膜53、氮化钛膜54和氮化硅膜55的膜厚分别约为100nm、40nm、50nm和70nm。
接着，如图15B所示，为了划分出制作MIM电容器的区域，施加光致抗蚀剂56并用光刻法刻图形，即在第二引线34e上开孔。
其次，如图16A所示，以光致抗蚀剂56作掩模，反应离子腐蚀氮化硅膜55、氮化钛膜54、氧化硅膜53和氮化钛膜52，然后，用灰化等方法除去光致抗蚀剂56。
接着，如图16B所示，在用CVD法制作膜厚约为1400nm的氧化硅层间绝缘膜57后，用CMP法打平层间绝缘膜57表面，使层间绝缘膜57从第二引线层34表面起的膜厚变为约730nm。
接着，如图17A所示，施加光致抗蚀剂58并用光刻法制作多个柱塞图形59a-59d，即MIM电容器上面的开孔，和柱塞图形59e，即第二引线34e上的开孔。
接着，如图17B所示，以光致抗蚀剂58作掩模，反应离子腐蚀层间绝缘膜57、氮化硅膜56和氧化硅膜53，直至露出上电极54和第二Cu引线34e表面而制成通孔60a-60e。
接着，如图18A所示，在每个通孔60a-60e中选择生长金属如钨，再用CMP法抛光打平表面。这样就分别制成了MIM电容器上电极的柱塞61a-61d和下电极的柱塞61e。
接着，如图18B所示，用溅射法淀积铝膜62。接下来，如图19A所示，施加光致抗蚀剂63并用光刻法制作分隔区64，即在上电极54的柱塞61a-61d与下电极52的柱塞61e间的区域开孔。
接着，如图19B所示，干法腐蚀铝膜62而形成铝引线62。
如上所述，根据本发明第二种实施方式，MIM电容器的平整度是没有问题的，这样就可保持电容的精度。此外，由于第二Cu引线完全被下电极和氮化硅膜盖住，所以可避免Cu扩散至层间绝缘膜中而不致引起失效。
在制作通孔时，在腐蚀从上电极表面至下电极柱塞基底表面间这段高度的层间绝缘膜时，上电极也被腐蚀。因此，上电极的膜厚应有余量，使之不被完全腐蚀穿。为防止腐蚀穿，在此实施方式中，在上电极上制作氮化硅膜作为止蚀层。因此，上电极的膜厚不需要上述的余量。所以，上电极的膜厚可因而减小。
抛光盖住MIM电容器的层间绝缘膜，使之在后面的CMP工艺过程中从上电极表面起保持一定的余量，因此，在此实施方式中，上电极的膜厚可做得较小，层间绝缘膜可在CMP工艺过程中抛光得更薄。据此，下电极的柱塞可做短。因此，根据此实施方式，可进一步降低下电极电荷供给通道的电阻。
<第三种实施方式>
下面，将说明本发明的第三种实施方式。由于此实施方式的包含Cu引线多层结构的制作过程与第一种实施方式中图2A-图6B中所说明的相同，所以将只说明其后的工艺过程。
首先，在与图7A-图8B相同的工艺过程之后，在除了MIM电容器制作区之外的第二Cu引线层表面上制作氮化硅膜35，如图20A所示。
其次，如图20B所示，依次制作膜厚分别约为100nm、40nm、50nm和70nm的氮化钛膜65、氧化硅膜66、氮化钛膜67和氮化硅膜68。这里，氮化钛膜65、67用溅射等方法制作，氧化硅膜66和氮化硅膜68用CVD等方法制作。
接着，如图21A所示，为了划分出制作MIM电容器上电极的区域，施加光致抗蚀剂69并做光刻。
接下来，如图21B所示，以光致抗蚀剂69作掩模，反应离子腐蚀氮化硅膜68、氮化钛膜67和氧化硅膜66，再用灰化等方法除去光致抗蚀剂69。
接着，如图22A所示，为了划分出制作MIM电容器下电极的区域，施加光致抗蚀剂70，并经光刻而留下包在第二Cu引线34a-34e上面区域的光致抗蚀剂70。
接下来，如图22B所示，以光致抗蚀剂70作掩模，反应离子腐蚀氮化钛膜65并用灰化等方法除去光致抗蚀剂70。这样就制成了MIM电容器的下电极65。
接着，如图23A所示，在用CVD等方法制作膜厚约1400nm的氧化硅层间绝缘膜71后，用CMP法打平表面，直至从引线表面起的层间绝缘膜71的膜厚变为约730nm。
接着，如图23B所示，施加光致抗蚀剂72并光刻形成多个柱塞图形73a-73d，即在上电极67上面开孔，以及柱塞图形73e，即在下电极65的柱塞基底区上开孔。
接着，如图24A所示，以光致抗蚀剂72作掩模进行反应离子腐蚀来制作通孔74a-74e，然后用灰化等方法除去光致抗蚀剂72。
接着，如图24B所示，在每个通孔74a-74e中选择生长金属如钨，再用CMP法抛光打平层间绝缘膜71表面。这样就分别制成了MIM电容器上电极67的柱塞75a-75d和下电极65的柱塞75e。
接着，如图25A所示，用溅射法淀积铝膜76。接下来，如图25B所示，施加光致抗蚀剂77并光刻制作分隔区78，即在上电极67的柱塞75a-75d与下电极65的柱塞75e间的区域上开孔。
接着，如图26所示，按照分隔区78干法腐蚀铝膜76而形成铝引线76。
于是，在此实施方式中，MIM电容器的平整度是没有问题的，这样就可保持电容的精度。此外，由于第二Cu引线完全被下电极和氮化硅膜盖住，所以可避免Cu扩散至层间绝缘膜中而不致引起失效。
而且，此实施方式具有这样的结构，多个第二Cu引线和柱塞与下电极相连以增加下电极的电荷供给通道。因此，可进一步降低下电极电荷供给通道的电阻。
<第四种实施方式>
下面，将说明本发明的第四种实施方式。由于此实施方式的包含Cu引线多层结构的制作过程与第一种实施方式中图2A-图8B中所说明的相同，所以将只说明其后的工艺过程。
首先，如图27B所示，在第二Cu引线层34和氮化硅膜35上依次制作氮化钛膜79、氧化硅膜80、氮化钛膜81和氮化硅膜82。此时淀积的氮化钛膜79、氧化硅膜80、氮化钛膜81和氮化硅膜82的膜厚分别约为100nm、40nm、50nm和70nm。这里，氮化钛膜79、81用溅射等方法制作，氧化硅膜80和氮化硅膜82用CVD等方法制作。
接着，如图28A所示，为了划分出制作MIM电容器上电极的区域，施加光致抗蚀剂83并做光刻。
接着，如图28B所示，以光致抗蚀剂83作掩模，反应离子腐蚀氮化硅膜82、氮化钛膜81和氧化硅膜80，再用灰化等方法除去光致抗蚀剂83。
接着，如图29A所示，为了划分出制作MIM电容器下电极的区域，施加光致抗蚀剂并经光刻而留下包在第二Cu引线34a-34e上面区域的光致抗蚀剂。然后，以光致抗蚀剂作掩模反应离子腐蚀氮化钛膜79，再用灰化等方法除去光致抗蚀剂。这样就制成了MIM电容器的下电极79。
接着，如图29B所示，在整个表面上用CVD等方法制作膜厚约1400nm的层间绝缘膜84后，用CMP法打平表面，直至从第二Cu引线层34起的膜厚变为约730nm。
接着，如图30A所示，施加光致抗蚀剂85并光刻制作柱塞图形86a-86d，即在上电极81上开孔，以及柱塞图形86e，即在下电极79的引线基底区上开孔。
接着，如图30B所示，以光致抗蚀剂85作掩模进行反应离子腐蚀来制作通孔87a-87e。此时，部分腐蚀形成的通孔87a-87d相应于层间绝缘膜84和氮化硅膜82的柱塞图形86a-86d，而部分腐蚀形成的通孔87e相应于层间绝缘膜84的柱塞图形86e。
接着，如图31A所示，在每个通孔87a-87e中选择生长金属如钨，并用CMP法抛光打平层间绝缘膜84表面。这样就分别制成了MIM电容器上电极81的柱塞88a-88d和下电极79的柱塞88e。
接着，如图31B所示，用溅射等方法淀积铝膜89。下面，如图32A所示，施加光致抗蚀剂90并光刻制作分隔区91，即在上电极81的柱塞88a-88d与下电极79的柱塞88e间的区域上开孔。
接着，如图32B所示，按照分隔区91干法腐蚀铝膜89而制成铝引线89。
于是，在本发明的第四种实施方式中，下电极被做成完全盖住氮化硅膜的开孔区以免第二Cu引线露出。这就使下电极产生一台阶，但在相应于MIM电容器的实际电容部分还保持平坦，电容精度没有降低。
而且，此实施方式是这样构成的，多个下电极和柱塞与下电极相连以增加下电极的电荷供给通道。这样就进一步降低了下电极电荷供给通道的电阻。
<第五种实施方式>
下面，将说明本发明的第五种实施方式。由于此实施方式的包含Cu引线多层结构的制作过程与第一种实施方式中图2A-图8B中所说明的相同，所以将只说明其后的工艺过程。
首先，如图33A所示，在第二Cu引线层34和氮化硅膜35上依次制作氮化钛膜92、氧化硅膜93、氮化钛膜94和氮化硅膜95。此时淀积的氮化钛膜92、氧化硅膜93、氮化钛膜94和氮化硅膜95的膜厚分别约为100nm、40nm、50nm和70nm。这里，氮化钛膜92、94用溅射等方法制作，氧化硅膜93和氮化硅膜95用CVD等方法制作。
接着，如图33B所示，为了划分出制作MIM电容器的区域，施加光致抗蚀剂96并光刻抗蚀剂图形，即在包住第二Cu引线34a-34d的区域上留下光致抗蚀剂96。
其次，如图34A所示，以光致抗蚀剂96作掩模反应离子腐蚀氮化硅膜95、氮化钛膜94、氧化硅膜93和氮化钛膜92，再用灰化等方法除去光致抗蚀剂96。
接着，如图34B所示，用CVD等方法依次制作氧化硅层间绝缘膜97、氮化硅膜98和也是氧化硅的层间绝缘膜99。
接着，如图35A所示，施加光致抗蚀剂101，并光刻制作上电极94的孔状图形102a-102d，即MIM电容器上的开孔，以及下电极92的孔状图形102e，即第二Cu引线层34e上的开孔。
接着，如图35B所示，以光致抗蚀剂101作掩模进行反应离子腐蚀来制作通孔103a-103e，再用灰化等方法除去光致抗蚀剂101。
接着，如图36A所示，将抗蚀剂等保护材料104填充在每个通孔103a-103e的下部。
接着，如图36B所示，施加光致抗蚀剂105，并光刻制作孔状图形106a，即在上电极94的柱塞通孔103a-103d上开孔，以及孔状图形106b，即在下电极92的柱塞通孔103e上开孔。
接着，如图37A所示，以光致抗蚀剂105作掩模和氮化硅膜98作止蚀层，干法腐蚀层间绝缘膜99来制作第三引线槽a、b，然后，用灰化等方法除去光致抗蚀剂105和保护材料104。
接着，如图37B所示，对整个表面进行干法腐蚀来除去留在通孔103a-103e底部的氮化硅膜95、35和留在引线槽a、b底部的氮化硅膜98。这样，第三引线槽a就与通孔103a-103d合成一体，第三引线槽b就与通孔103e合成一体。
接着，如图38A所示，在真空中用溅射设备依次相继制作TaN阻挡金属膜104和作为籽金属膜的Cu膜(未示出)。接下来，如图38B所示，以阻挡金属膜104作电极，用电镀法制作Cu膜105来填充第三引线槽a、b和通孔103a-103e。
接着，如图39所示，为了用镶嵌法分隔Cu膜，用CMP法抛光Cu膜105并湿清洗，留在引线槽a、b和通孔103a-103e中的Cu膜105就形成了第三Cu引线106a、106b。
这样，在本发明的第五种实施方式中，MIM电容器的平整度是没有问题的，这样就可保持电容的精度。同时，由于第二Cu引线完全被下电极和氮化硅膜盖住，可防止Cu扩散至层间绝缘膜中而不致失效。
而且，此实施方式是这样构成的，多个Cu引线与下电极相连以增加下电极的电荷供给通道。此外上电极和下电极的柱塞以及上引线都是由低电阻的Cu层构成的。因此，可进一步降低上、下电极电荷供给通道的电阻，因而可进一步改善Q值。
由迄今的说明可以看到，根据本发明，使用了防止引线材料扩散的材料构成下电极，且下电极与引线的上表面相连而使下电极包住引线。这样，在由可引起Cu扩散的材料构成的引线如Cu引线与电容器下电极相连时，由于Cu引线表面被具有阻挡金属功能的下电极盖住，可防止因Cu扩散等引起的引线功能可靠性的退降。
这些实施方式的所有方面都应考虑为例证性的，没有限制，因此，在与权利要求等价的意义和范围内作出的一切改变都包含在这里了。本发明可以其他具体形式来实施而没有背离其精神或基本特征。

Claims (20)

1.一种半导体器件，包含：
一个或多个引线；和
电容器，由连接所述引线上表面的下电极与上电极电容耦合而成，
其中下电极由防止所述引线材料扩散的材料构成，且下电极包住所述引线。
2.根据权利要求1的半导体器件，
其中所述引线与所述引线下面的下引线相连。
3.根据权利要求1的半导体器件，
其中下电极直接与所述引线上面的上引线相连。
4.根据权利要求3的半导体器件，
其中下电极包含与上引线连接的延伸区。
5.根据权利要求4的半导体器件，
其中延伸区与防扩散膜的周边部分重叠，该防扩散膜具有开孔区，所述电容器就制作在开孔区中。
6.根据权利要求1的半导体器件，
其中所述引线含有低阻金属。
7.根据权利要求2的半导体器件，
其中所述下引线含有低阻金属。
8.根据权利要求3的半导体器件，
其中所述上引线含有低阻金属。
9.根据权利要求1的半导体器件还包含：
制作在上电极上的止蚀膜，所述止蚀膜的腐蚀速率至少低于覆盖所述电容器的层间绝缘膜。
10.根据权利要求6的半导体器件，
其中低阻金属包括铜。
11.一种半导体器件制作方法，包括以下步骤：
制作一个或多个引线；并且
制作电容器，所述电容器由上电极与下电极电容耦合而成，所述下电极由防止引线材料扩散的材料构成，并在下电极包住引线的区域与引线上表面相连。
12.根据权利要求11的半导体器件制作方法，
其中在引线下面制作与引线相连的下引线。
13.根据权利要求11的半导体器件制作方法，
其中下电极与引线上面的上引线彼此直接相连。
14.根据权利要求13的半导体器件制作方法，
其中下电极的延伸区与上引线彼此直接相连。
15.权利要求14的半导体器件制作方法，还包括以下步骤：
在引线上制作防扩散膜，该防扩散膜具有开孔区，所述电容器就制作在该开孔区，
其中按这样的方式制作下电极，即延伸区与防扩散膜的周边部分重叠。
16.根据权利要求11的半导体器件制作方法，
其中引线包含低阻金属。
17.根据权利要求12的半导体器件制作方法，
其中下引线包含低阻金属。
18.根据权利要求13的半导体器件制作方法，
其中上引线包含低阻金属。
19.权利要求11的半导体器件制作方法，还包括以下步骤：
在上电极上制作止蚀膜，该止蚀膜的腐蚀速率至少低于覆盖所述电容器的层间绝缘膜；并且
通过腐蚀层间绝缘膜制作多个通孔，所述多个通孔包括与上电极导通的通孔，所述多个通孔的深度不同。
20.根据权利要求16的半导体器件制作方法，
其中低阻金属包括铜。
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