CN1135618C - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的目的是在多层布线结构的半导体装置中降低从层间绝缘膜加到金属布线上的应力，从而防止接触孔内的金属隆起。在作为基底的层间绝缘膜7的表面上形成金属布线2，对应力值高的TEOS氧化膜5、SOG膜3和应力值低的TEOS氧化膜6进行层叠，将其作为层间绝缘膜。其后，形成接触孔4。

Description

半导体装置及其制造方法
发明领域
本发明涉及半导体装置及其制造方法，特别是涉及多层布线结构中的接触孔内的金属的隆起的抑制。
背景技术介绍
使用图30～图36，简单地说明关于现有的多层布线结构中的接触孔4P内的金属过量淀积(隆起)的抑制方法。
图30是表示接触孔内的金属过量淀积(隆起)的剖面示意图，此外，图31～图36是表示产生这种金属过量淀积(隆起)的制造工序的剖面图。
在图30～图36中，各参照符号表示下述部分。即，2P是金属布线层(例如AlCu布线)，2PA是上层的金属布线层，3P是SOG层(Spinon Glass)，4P是连接上层和下层的金属布线的接触孔(连接孔)，5P是层间绝缘膜(例如TEOS氧化膜)，7P是成为基底的绝缘膜(具体地说是SiO2膜)，8P是钨，9P是阻挡金属，23、24是作为现有技术问题的接触孔内的金属过量淀积(隆起)和金属缺损。
其次，关于这种接触孔内的金属过量淀积(隆起)为什么产生的问题，使用图31～图36的制造工序的剖面图，说明其产生过程。在图31中，不进行有关金属布线形成工序之前的工序，即有关晶体管制造工序等的图示和说明。
首先，在成为基底的绝缘膜7P上形成作为金属布线的一例的Al布线2P。此时的形成方法如下：用溅射法在绝缘膜7P的整个面上淀积AlCu或AlSiCu，然后用光刻法进行只在预定的部分留下抗蚀剂的刻蚀(图31)，然后淀积层间绝缘膜5P(2000～5000埃)，使其在整个面上覆盖该Al布线层2P(图32)。例如，此时使用TEOS氧化膜。其次，如在整个面上涂敷SOG膜(Spin on Glass)3P，则如图33所示，可填充在Al布线2P上涂敷的层间绝缘膜5P的间隙中，其后，用退火法对SOG膜3P进行烧结。此外，SOG膜3P积存在Al布线2P的开放区(金属布线的间隔变宽的区域)的角部，使台阶高度变缓。
其次，在整个面上淀积层间绝缘膜6P(10000～25000埃)(这时为TEOS氧化膜)后，如用CMP(化学机械抛光)法进行层间绝缘膜6P的平坦化，则形成图34示出的结构。在这里所述的CMP法中，先淀积膜厚为金属布线的台阶高度的几倍的TEOS氧化膜，其后进行研磨，使其达到所需要的膜厚。
其次，如图35所示，在预定的区域进行光刻和刻蚀，形成接触孔4P。这里，在形成接触孔4P时，不会产生图36所示的接触孔4P内的金属过量淀积(隆起)和金属缺损23、24。
最后，用金属进行接触孔4P的填充，这里说明钨栓(使用敷层WCVD填充接触孔4P)方法。为了在接触孔4P内填充钨8P，在溅射装置中使用惰性气体(例如Ar)或氮气的溅射刻蚀来除去图中未示出的氧化层，和进行用于除去来自SOG层3P的H2O、H2等的脱气处理(灯加热)。在该脱气处理时，由于产生热量，故金属布线2P本身变软，此外，由TEOS氧化膜6P产生的应力f1p、f2p引起金属过量淀积(隆起)和金属缺损23、24。一般来说，脱气处理经常使用RTA(快速热退火)等。在该脱气处理之后，进行厚度为200～3000埃的阻挡金属9P(例如TiN膜或Ti膜等)的淀积。在钨8P的CVD中，在接触孔4P内和第一层间绝缘膜6P上生长钨8P后，通过内刻蚀(etch back)只留下接触孔4P内的钨8P。其后，淀积上层的金属布线2PA，进行导电性连接。在该上述脱气处理时产生图36所示的接触孔4P内的金属过量淀积(隆起)和金属缺损23、24。
由于现有的多层布线结构如上构成，故存在下述问题。即，在用图30说明的现有技术中，由于在脱气处理时产生的热量，金属布线2P本身变软，此外，在金属布线2P的上方和横向部分上，由于膜厚度大的层间绝缘膜6P的应力f1p、f2p产生金属过量淀积(隆起)和金属缺损23、24。因此，这种接触孔4P内的金属布线2P的金属过量淀积(隆起)23引起与该接触孔4P相连的金属布线的缺损，或钨8P在形成栓时的阻挡金属9P的不均匀性、钨8P的异常生长和填充不良等。因而，产生引起钨8P的导电特性变坏和元件的成品率下降的问题。
例如，图30中示出的膜厚度很厚的上层层间绝缘膜6P的应力f1p、f2p，通过SOG膜3P传递到下层的层间绝缘膜5P上，结果，由上层的层间绝缘膜6P产生的f1p、f2p加到金属布线2P的横侧。这样，由于膜厚很厚的上层层间绝缘膜6P的应力f1p、f2p加到金属布线2P的上方和横向部分上，故起因于该应力而产生金属的隆起23和缺损24，其结果是引起该接触孔4P内的钨8P在形成检时的阻挡金属9P的不均匀性、钨8P的异常生长和填充不良。
因此，由多层布线结构的制造中的脱气处理时的热量和层间绝缘膜的厚度产生的应力引起金属的隆起和金属的缺损。其结果，产生引起钨在形成栓时的阻挡金属的不均匀性、钨的异常生长和填充不良以及钨的导电特性变坏和元件的成品率下降的问题。
发明方案概述
本发明是为了解决与多层布线结构有关的上述问题而进行的，其目的在于可得到抑制接触孔内的金属的隆起的半导体装置及其制造方法。
与本发明的第一方面有关的半导体装置是一种用多层布线结构形成的半导体装置，包括：在作为基底的绝缘膜上设置的金属布线；为了覆盖上述金属布线而形成的第一层间绝缘膜；在上述第一层间绝缘膜上形成的第二层间绝缘膜；在上述第二层间绝缘膜上形成的第三层间绝缘膜；在上述金属布线表面上对上述第一、第二、第三层间绝缘膜开孔而形成的接触孔，其特征在于：上述第一、第三层间绝缘膜通过改变在成膜时等离子体化学气相淀积的高频电源功率而使各自的应力值不同。
与本发明的第二方面有关的半导体装置的特征在于：在上述半导体装置中，上述第一、第三层间绝缘膜是相同的物质。
与本发明的第三方面有关的半导体装置的特征在于：在上述半导体装置中，上述第三层间绝缘膜与上述第一层间绝缘膜相比，其应力值较低，而且其厚度较厚。
与本发明的第四方面有关的半导体装置是一种用多层布线结构形成的半导体装置，包括：在作为基底的绝缘膜上设置的金属布线；为了覆盖上述金属布线而形成的层间绝缘膜；在上述金属布线表面上对上述层间绝缘膜开孔而形成的接触孔，其特征在于：具有上述接触孔的上述金属布线有多条，在这些金属布线内，只在半导体装置的外周部分配置的上述接触孔周围的金属布线附近设置虚设金属布线。
与本发明的第五方面有关的半导体装置是一种用多层布线结构形成的半导体装置，包括：在作为基底的绝缘膜上设置的金属布线；为了覆盖上述金属布线而形成的第一层间绝缘膜；在上述第一层间绝缘膜上形成的第二层间绝缘膜；在上述第二层间绝缘膜上形成的第三层间绝缘膜；在上述金属布线表面上对上述第一、第二、第三层间绝缘膜开孔而形成的接触孔；在上述金属布线表面上对上述层间绝缘膜开孔而形成的接触孔，其特征在于：在邻接上述金属布线的边缘部分的上述第三层间绝缘膜中设置空隙部分。
与本发明的第六方面有关的半导体装置的特征在于：在上述半导体装置中，上述空隙部分在层间绝缘膜中作为空气间隙而形成。
与本发明的第七方面有关的半导体装置的特征在于：在上述半导体装置中，上述空隙部分有多个，而且呈接触孔的形状。
与本发明的第八方面有关的半导体装置是一种用多层布线结构形成的半导体装置，包括：在作为基底的绝缘膜上设置的金属布线；为了覆盖上述金属布线而形成的层间绝缘膜；在上述金属布线表面上通过用绝缘性的覆盖部分对上述层间绝缘膜开的接触孔的侧表面进行填充而形成的接触孔。
与本发明的第九方面有关的半导体装置的特征在于：在上述半导体装置中，上述覆盖部分覆盖上述接触孔的整个侧壁。
与本发明的第十方面有关的半导体装置的特征在于：在上述半导体装置中，上述覆盖部分是侧壁。
与本发明的第十一方面有关的半导体装置的特征在于：在上述半导体装置中，上述覆盖部分是在上述接触孔一旦被填充后，通过对上述接触孔的再次开口而形成的防止脱气膜。
与本发明的第十二方面有关的半导体装置的制造方法是一种用多层布线结构形成的半导体装置的制造方法，包括：在作为基底的绝缘膜上设置金属布线的工序；为了覆盖上述金属布线而形成层间绝缘膜的工序；在上述金属布线表面上对上述层间绝缘膜开孔而形成接触孔的工序；在上述形成接触孔的工序之后，进行用于从上述接触孔的上述层间绝缘膜除去气体的脱气处理的工序；在上述接触孔内生长金属的工序，其特征在于：上述脱气处理在250度以下进行。
与本发明的第十三方面有关的半导体装置的制造方法是一种用多层布线结构形成的半导体装置的制造方法，包括：在作为基底的绝缘膜上设置金属布线的工序；为了覆盖上述金属布线而形成层间绝缘膜的工序；在上述金属布线表面上对上述层间绝缘膜开孔而形成接触孔的工序；在上述形成接触孔的工序之后，进行用于从上述接触孔内的上述层间绝缘膜除去气体的脱气处理的工序；在上述接触孔内生长金属的工序，其特征在于：使上述脱气处理在惰性气体或氮气气氛中进行。
与本发明的第十四方面有关的半导体装置的制造方法的特征在于：在上述半导体装置的制造方法中，上述惰性气体是氩气。
附图简述
图1是表示将本发明的实施例1与以往相比，进行脱气处理时每100个接触孔中产生金属过量淀积(隆起)的接触孔数目与晶片温度的关系的图。
图2是表示将本发明的实施例2与以往相比，采用灯加热和在Ar气体气氛中加热时，每100个接触孔中产生金属过量淀积(隆起)的接触孔数目的图。
图3是将用于制作本发明的实施例3的半导体装置的晶片使用的双频等离子CVD装置的结构简化后示出的图。
图4是将本发明的实施例3的半导体装置的接触孔部分扩大了的剖面图。
图5是表示对应于本发明的实施例3的半导体装置的TEOS氧化膜的应力值的每100个接触孔中产生金属过量淀积(隆起)的接触孔数目的图。
图6是将本发明的实施例3的半导体装置的接触孔部分扩大了的剖面图。
图7是表示本发明的实施例4的半导体装置的孔链TEG的布局图形的平面图。
图8是表示将本发明的实施例4的半导体装置的接触孔和虚设布线部分扩大了的布局图形的平面图。
图9是将本发明的实施例5的半导体装置的接触孔部分扩大了的剖面图。
图10是表示本发明的实施例5的半导体装置的制造工序的剖面图。
图11是表示本发明的实施例5的半导体装置的制造工序的剖面图。
图12是表示本发明的实施例5的半导体装置的制造工序的剖面图。
图13是表示本发明的实施例5的半导体装置的制造工序的剖面图。
图14是表示本发明的实施例5的半导体装置的制造工序的剖面图。
图15是表示本发明的实施例5的半导体装置的制造工序的剖面图。
图16是表示本发明的实施例6的半导体装置的金属布线部分的布局图形的平面图。
图17是表示将本发明的实施例6的半导体装置的接触孔部分扩大了的结构的剖面图。
图18是表示将本发明的实施例7的半导体装置的接触孔部分扩大了的结构的剖面和平面图。
图19是表示将本发明的实施例8的半导体装置的接触孔部分扩大了的结构的剖面图。
图20是表示本发明的实施例8的半导体装置的制造工序的剖面图。
图21是表示本发明的实施例8的半导体装置的制造工序的剖面图。
图22是表示本发明的实施例8的半导体装置的制造工序的剖面图。
图23是表示将设置了本发明的实施例8的半导体装置的刻蚀中止层的接触孔部分扩大了的结构的剖面图。
图24是表示将本发明的实施例9的半导体装置的接触孔部分扩大了的结构的剖面图。
图25是表示本发明的实施例9的半导体装置的制造工序的剖面图。
图26是表示本发明的实施例9的半导体装置的制造工序的剖面图。
图27是表示本发明的实施例9的半导体装置的制造工序的剖面图。
图28是表示本发明的实施例9的半导体装置的制造工序的剖面图。
图29是表示本发明的实施例9的半导体装置的制造工序的剖面图。
图30是示意性地表示现有的具有多层布线结构的半导体装置的接触孔内的金属隆起的剖面图。
图31是现有的具有多层布线结构的半导体装置的制造工序的剖面图。
图32是现有的具有多层布线结构的半导体装置的制造工序的剖面图。
图33是现有的具有多层布线结构的半导体装置的制造工序的剖面图。
图34是现有的具有多层布线结构的半导体装置的制造工序的剖面图。
图35是现有的具有多层布线结构的半导体装置的制造工序的剖面图。
图36是现有的具有多层布线结构的半导体装置的制造工序的剖面图。
具体实施方案详述
(实施例1)
以下，按照附图说明本发明的实施例1的半导体装置的制造方法。
图1是表示图30中示出的阻挡金属9P形成之前的脱气处理时的晶片温度的实验结果的图，是表示每100个接触孔中产生金属过量淀积(隆起)的接触孔数目与晶片温度的关系的图。这里的接触孔数目是在某个特定的器件的存储器周边电路中的100个接触孔中的产生金属过量淀积(隆起)23的接触孔的数目。
本实施例1的脱气处理时的半导体装置的结构具有现有技术的图35所示的那种结构，包括：金属布线2P、作为层间绝缘膜的TEOS氧化膜5P、6P和SOG膜3P。
在本发明的实施例1中，具体地说，该半导体装置的制造工序和剖面结构除了阻挡金属形成之前的脱气处理(也称为de-gas处理)之外，与现有例(图31～图35)完全相同。
如图1所示，为了不产生图30所示的接触孔4P内的金属过量淀积(隆起)23，脱气处理时在晶片温度250℃下完全不产生该金属过量淀积(隆起)23，在350℃以上产生金属过量淀积(隆起)23的接触孔数目增加。因此，有必要在250℃以下的晶片温度进行阻挡金属9P形成之前的脱气处理。
迄今，如图30所示的由TEOS氧化膜5P、6P的厚度产生的应力f1p、f2p加到图35所示的金属布线2P的侧壁上，同时再加上由脱气处理产生的热量，则由于布线2P本身变软，容易产生变形，由于应力f1p、f2p加到金属布线2P的侧壁上的力而引起金属过量淀积(隆起)23。
如采用本发明，使脱气处理在250℃以下的晶片温度下进行，以免产生金属过量淀积(隆起)23，则由于不传递如现有技术那样的朝向金属布线2P的高温热量，故不产生金属过量淀积(隆起)23，可消除金属缺损24、钨8P形成时阻挡金属9P的不均匀性、钨8P的异常生长和填充不良，可防止引起钨8P的导电特性变坏和元件的成品率下降。
(实施例2)
其次，使用图2说明本发明的实施例2的半导体装置的制造方法。
图2是将现有技术中脱气处理时进行的灯加热与本发明的脱气处理时在Ar气(惰性气体)或N2气(氮气)中，而且在压力1atm下的加热进行对比，示出了存储器周边电路部分中的每100个接触孔中产生金属过量淀积(隆起)的接触孔数目的图。
此外，在本实施例的脱气处理时，也具有如现有技术所示的图30那样的结构，包括：金属布线2P、作为层间绝缘膜的TEOS氧化膜5P、6P和SOG膜3P。再有，在本实施例2中将叙述在Ar(氩气)气氛中进行的脱气处理。
如图2所示，即使是同等的晶片表面温度，本发明的脱气处理时进行的Ar气(1atm)气氛下的热处理(加热Ar气，将该气体施加到晶片上使该晶片温度上升)与现有技术中脱气处理时进行的灯加热的热处理相比，产生金属过量淀积(隆起)的接触孔的数目显著减少。
因此，本实施例的特征是，在阻挡金属的溅射之前进行的脱气处理中，不使用灯加热，而是进行Ar气(1atm)气氛下的热处理。再有，理论上说，也可应用其他的惰性气体或氮气。
如以上所述，通过不进行现有技术中脱气处理时的灯加热，而是进行Ar气(1atm)气氛下的热处理，不易产生图30所示的金属过量淀积(隆起)，可消除金属缺损24、钨8P形成时阻挡金属9P的不均匀性、钨8P的异常生长和填充不良，可防止引起钨8P的导电特性变坏和元件的成品率下降。
(实施例3)
其次使用图3～图6说明本发明的实施例3中的半导体装置。
图3是将用于制成本发明的实施例3的半导体装置的晶片而使用的双频等离子CVD装置的结构简化后示出的图。
此外，图4是表示与本发明的实施例3有关的半导体装置的剖面结构的图。此外，在该图中，在上层、下层的TEOS膜6、5上，分别层叠应力值(膜应力：单位dyn/cm2)低的膜、应力值高的膜，与现有例的不同之处在于，在上层和下层的各自的层间绝缘膜中，用上层的层间绝缘膜的应力值(膜应力)比下层的层间绝缘膜的应力值低的层间绝缘膜来形成。
此外，图5是表示在图4中在下层配置应力值高的TEOS氧化膜，在上层或是配置应力值高的TEOS氧化膜(第一配置时)，或是配置应力值低的TEOS氧化膜(第二配置时)的2种情况下存储器周边电路部分中每100个接触孔中产生金属过量淀积(隆起)的接触孔数目的图。即，该图是研究使2层TEOS氧化膜各自的应力值的大小不同时有怎样的影响，本发明是基于该实验结果而进行的。
此外，图6是表示与图4相反，在上层层叠应力值高的TEOS氧化膜6a，在下层层叠应力值低的TEOS氧化膜5a的本发明的半导体装置的剖面结构的图。图4和图6中示出的该半导体装置的制造工序图，可作成与现有例(图31～图35)完全相同。
在图3中，1是晶片，1a、1b是叠加的RF电源。此外，在图4中，2是金属布线，3是SOG膜(第二层间绝缘膜)，4是接触孔，5是应力值高的TEOS氧化膜(第一层间绝缘膜)，6是应力值低的TEOS氧化膜(第三层间绝缘膜)，7是用SiO2等构成的层间绝缘膜。此外，在图6中，下层的第一层间绝缘膜是应力值低的TEOS氧化膜5a，上层的第三层间绝缘膜是应力值高的TEOS氧化膜6a。
可通过调整等离子CVD中的高频电源的功率为最佳，来实现制成图4中的半导体装置的应力值低的TEOS氧化膜6。即，开始设定图3中的RF高频电源1a的输出功率为150～350(W)，RF高频电源1b的输出功率为20～100(W)。如改变该RF电源1b的功率，则可制成不同的应力值的TEOS氧化膜。
这里，例如就TEOS氧化膜进行描述的话，应力值高的TEOS氧化膜的刻蚀率小，绝缘耐压大。此外，应力值低的TEOS氧化膜的刻蚀率大，绝缘耐压小。即，在应力值低的层间绝缘膜中，该膜是多孔性的，故使得基底台阶高度的台阶覆盖率的变坏和绝缘耐压变坏、耐吸湿性方面性能变坏。在本实施例3的图4中，在下层配置高应力值的层间绝缘膜5，在上层配置能抑制图30所示的金属过量淀积(隆起)23的应力值低的层间绝缘膜6，以便对金属布线2的台阶高度能以良好的台阶覆盖率进行淀积。
如就此时的作用进行描述，则与图5中示出的现有技术(上层、下层都是通常的具有高应力值的TEOS氧化膜)相比，本实施例3的图4(只有上层是应力值低的TEOS氧化膜)中，减少了图30中示出的金属过量淀积(隆起)23的数目。
这里，如果图4的下层的层间绝缘膜5的厚度增大，则用SOG膜3填充间隙之前，在下层的层间绝缘膜5淀积时在金属布线2之间产生空气间隙的可能性变大，在大多数情况下，在金属布线之间一般淀积薄的下层的层间绝缘膜，用SOG膜填充剩下的间隙，然后用CMP进行总体的台阶高度的平坦化和得到所希望的膜厚值。
由此可知，将上层的层间绝缘膜形成得比下层的层间绝缘膜厚的必然性。因此，通过在上层淀积图4的应力值低的TEOS氧化膜6，通过SOG膜3和下层的应力值高的TEOS氧化膜5加到金属布线2的侧壁的应力f1、f2与现有技术相比变低，因此产生金属过量淀积(隆起)23的接触孔4的比例减少。
相反，例如图6中所示的在上层层叠应力值高的TEOS氧化膜6a，在下层层叠应力值低的TEOS氧化膜5a时，来自应力值高的TEOS氧化膜6a的应力通过SOG膜3和下层的应力值低的TEOS氧化膜5a加到金属布线2的侧壁，但由于应力值低的TEOS氧化膜5a的存在，由应力值高的TEOS氧化膜6a产生的应力的传播变得缓和。
如以上所述，如在上层、下层的任一方淀积应力值低的TEOS氧化膜，则可减少例如图30中(将上层作为应力值低的TEOS氧化膜6)示出的那种产生金属过量淀积(隆起)的接触孔的数目。即，通过作成上述那样的结构，可得到抑制金属过量淀积(隆起)23和不产生台阶覆盖率、绝缘耐压的变坏的多层布线的层间结构。其结果，不易产生金属的隆起，可消除图30中示出的金属缺损24、钨8P形成时阻挡金属9P的不均匀性、钨8P的异常生长和填充不良，可防止引起钨8P的导电特性变坏和元件的成品率下降。
(实施例4)
其次，使用图7和图8说明本发明的实施例4的半导体装置。
图7是表示接触孔的链电阻测定TEG的布局的图形图。此外，图8是表示下层金属布线和在其周围设置的虚设布线的平面图。
如图7所示，与图中未示出的外部端子连接的金属布线12通过上层金属布线8、接触孔10、11和下层金属布线9连接成孔链状，存在多个接触孔10、11。此外，在图8中，在下层金属布线9的周围设置虚设布线。
关于图30中描述的金属过量淀积(隆起)23，用图7中的下层金属布线9进行说明，现说明根据使用了孔链TEG的实验结果判明的接触孔内的金属隆起受到基底的布线图形的影响这样的性能测定结果。在该TEG图形中，如果在易于产生接触孔内的金属过量淀积(隆起)的脱气处理温度下进行退火，则只在图7中示出的链电阻测定TEG的外周部分存在的接触孔10中产生图30中示出的金属过量淀积(隆起)。相反，在TEG图形的中央部分存在的接触孔11中不产生金属的隆起。
如考虑特定的接触孔，则与该接触孔相连的金属布线9以比较近的距离用同一层的金属布线包围其四周的部分的接触孔中不易产生金属过量淀积(隆起)23，相反，与该接触孔相连的金属布线9在哪个边附近不存在同一层的金属布线(开放空隙)时，易于产生金属过量淀积(隆起)23。
即，如使用作为现有的剖面图的图30来说明，则在图30中，在2个部位处存在金属布线。如假定左侧的金属布线2P为图7的下层金属布线9，右侧的金属布线为中心部分的金属布线，则从图30可看得很清楚，在中心部分，即，金属布线2P的间隔窄时，SOG层3P填充布线与布线之间的间隙。可是，在左侧布线开放的部分中，上层的层间绝缘膜6P一直达到金属布线2P的侧壁。因此，在金属布线2P的侧壁上存在膜厚较厚的层间绝缘膜6P时，易于产生金属过量淀积(隆起)23，在侧壁上存在SOG膜3P时，不易产生金属过量淀积(隆起)23。因此，一般认为，由于在金属布线2P的侧壁上存在膜厚较厚的、应力值高的层间绝缘膜6P，故产生金属过量淀积(隆起)23。
由以上的结果可知，为了抑制金属过量淀积(隆起)23，在金属布线中，在面对开放空隙的金属布线中，如设置图8中示出的同一层的虚设布线13，则由于膜厚较厚的层间绝缘膜产生的应力不施加于其上，故可抑制金属过量淀积(隆起)23。
但是，由于在所有的金属布线的开放区域设置虚设布线13，寄生电容(布线间电容)会增加，故有必要只在与各接触孔相连的接触孔4的周围的下层金属布线9的开放空隙处设置虚设布线13。
如以上所述，如只在下层金属布线9的开放空隙处设置虚设布线13，可抑制接触孔4内的金属的隆起，同时也可将寄生电容抑制到最小限度。结果，可消除图30中示出的金属缺损24、钨8P形成时阻挡金属9P的不均匀性、钨8P的异常生长和填充不良，可防止引起钨8P的导电特性变坏和元件的成品率下降。
(实施例5)
其次，使用图9说明本发明的实施例5的半导体装置。
图9是表示与本发明的实施例5有关的半导体装置的剖面结构的图。
如图9所示，在基底上设置作为层间绝缘膜的SiO2(绝缘膜)7，在该SiO2膜7的表面配置金属布线2。此外，形成作为层间绝缘膜的TEOS氧化膜5、SOG膜3和TEOS氧化膜6，以便覆盖该金属布线2，从金属布线2表面上通过TEOS氧化膜5、6和SOG膜3形成接触孔4。此外，在本实施例中，在TEOS氧化膜5中设置间隙15(空隙部分)，这里的TEOS氧化膜5、6是应力值相同的通常的TEOS氧化膜。
迄今，由TEOS氧化膜6的厚度产生的应力都是直接加到金属布线2上。假定图9中示出的那种应力f1a、f2a直接传递到金属布线2上，产生图30的那种金属过量淀积(隆起)23，故有必要考虑缓和应力f1a、f2a的方法以免应力直接传递到金属布线2的侧壁。因此，借助于在TEOS氧化膜6中设置空气间隙15作为缓和应力的方法，由于来自TEOS氧化膜6的应力f1a、f2a通过空气间隙15，故加到金属布线2的侧壁的应力f3、f4变小，可防止金属的隆起。
如以上所述，通过在TEOS氧化膜6中设置空气间隙15，可防止金属的隆起，可消除图30中示出的金属缺损24、钨8P形成时阻挡金属9P的不均匀性、钨8P的异常生长和填充不良，可防止引起钨8P的导电特性变坏和元件的成品率下降。
(实施例5的制造方法)
以下使用图10～图15说明涉及图9已描述了的多层布线结构中的半导体装置的制造方法。
首先，到图10为止的工序与现有技术中描述了的从图31至图33为止的工序完全相同。
在图10的制造工序结束后，如图11所示，在淀积TEOS氧化膜6时，通过控制CVD装置的气体系统、淀积温度和压力，如淀积的方式是使一次淀积的分子不会再次逸出到气相中，则在TEOS氧化膜6的中心部分以孔状间隙形成TEOS氧化膜。其后，如图12所示，如TEOS氧化膜变成以很大的量来淀积的状态，则在金属布线2的间隔的中心和在TEOS氧化膜6中形成空气间隙15。然后，如图13所示，将TEOS氧化膜6淀积到最终厚度，在TEOS氧化膜6中留下空气间隙15，使其与外部完全隔离。
在图13的制造工序结束后，如图14所示，用CMP法对TEOS氧化膜6进行平坦化。此时，空气间隙15存在于TEOS氧化膜6中。
在图14的制造工序结束后，如图15所示，如用光刻和各向异性刻蚀形成接触孔，则可得到图9所示的半导体装置。
如以上所述，在图10～图15示出的制造工序中，由于能在TEOS氧化膜6中制成空气间隙15，故可抑制现有技术中产生的金属的隆起。
(实施例6)
其次，使用图16说明本发明的实施例6中的半导体装置。
图16是表示多层布线结构的半导体装置的金属布线部分的布局图形的平面图。
如图16所示，在金属布线之间设置多个虚设孔16(孔隙部分)，该虚设孔作成与接触孔相同的形状(接触孔形状)，该虚设孔处于下层金属布线9的附近，但不与其接触。
如图16所示，设置虚设孔16的作用与实施例5中描述了的空气间隙15的作用相同，是为了缓和应力，在施加图9中示出的由TEOS氧化膜6产生的应力时，使应力不直接加到下层的金属布线9上。
如以上所述，通过在下层金属布线9的附近设置多个用于释放应力的虚设孔16，可抑制在脱气处理时在现有技术中产生的金属的隆起，结果，可消除图30中示出的金属缺损24、钨8P形成时阻挡金属9P的不均匀性、钨8P的异常生长和填充不良，可防止引起钨8P的导电特性变坏和元件的成品率下降。
(实施例6的变形例)
在图17所示的例子中，在形成虚设孔时，该虚设孔通过TEOS膜5、6和SOG膜3到达作为基底的绝缘膜(层间绝缘膜7)，虚设孔16比通常的接触孔4深，该深的部分为虚设孔开孔时的过刻蚀部分，根据过刻蚀的量的大小，如图17示出的虚线所示，存在虚设孔到达图下部的金属布线层的可能性。此外，如果虚设孔16不到达下部的金属布线层，则图中未示出的上部的金属布线层可通过虚设孔16之上，这样对于布局来说也可消除自由度的束缚。但是，如虚设孔16与下部的金属布线层相接，则会产生引起上部的金属布线层和下部的金属布线层之间电短路的不良情况的问题。
因此，为了解决这个问题，本变形例的特征在于，如图17所示，在下部的金属布线层的上侧设置刻蚀中止层17。通过设置该刻蚀中止层17，可谋求防止过刻蚀。此外，关于该刻蚀中止层17的材料，只要是在进行TEOS氧化膜5、SOG膜3和TEOS氧化膜6的刻蚀时能得到大的选择比的材料即可，例如，在使用SiO2作为层间绝缘膜时，可使用Si3N4作为刻蚀中止层17。
(实施例7)
其次，使用图18(a)和(b)说明本发明的实施例7中的半导体装置。
图18(a)是表示本发明的实施例7的半导体装置的剖面结构的图。图18(b)是图18(a)中的金属布线2的平面图。
如图18(a)所示，在基底上设置作为层间绝缘膜的SiO2膜7，在该SiO2膜7的表面配置金属布线2。在图18(a)之前的工序中，一次形成作为层间绝缘膜的TEOS氧化膜5、SOG膜3和TEOS氧化膜6，以便覆盖金属布线2。在本实施例7中，形成了扩大了的接触孔18，使得金属布线2不与TEOS氧化膜5、6和SOG膜3接触。由18(b)可知，金属布线2在接触孔18中完全露出来。
如图18(a)所示，即使由上层的TEOS氧化膜6的厚度产生的应力f1b、f2b传递到SOG膜3和下层的TEOS氧化膜5，但由于接触孔18开得较大(即，在金属布线2的周围存在空隙部分)，故应力f1b、f2b不传递到金属布线2的侧壁。由此可知，通过形成比金属布线2扩大了的接触孔18，膜的应力不直接加到金属布线2上。即，此时即使在高温下进行脱气处理，也可抑制金属的隆起。
由以上所述可知，通过设置扩大了的接触孔18，可抑制脱气处理时在现有技术中产生的金属的隆起，结果，可消除图30中示出的金属缺损24、钨8P形成时阻挡金属9P的不均匀性、钨8P的异常生长和填充不良，可防止引起钨8P的导电特性变坏和元件的成品率下降。
(实施例8)
其次，使用图19说明本发明的实施例8中的半导体装置。
图19是表示本发明的实施例8的半导体装置的剖面图。
如图19所示，在基底上设置作为层间绝缘膜的SiO2膜7，在该SiO2膜7的表面配置金属布线2。此外，形成作为层间绝缘膜的下层的TEOS氧化膜5、SOG膜3和上层的TEOS氧化膜6，以便覆盖金属布线2，在本实施例8中，从金属布线2的表面上通过上层和下层的TEOS氧化膜5、6和SOG膜3形成接触孔。用侧壁19(覆盖部分)填充该接触孔的一部分，形成接触孔4a。
这里，脱气处理包含用于从含有大量的H2、H2O等的气体的SOG膜3抽出这些气体的热处理。但是，如图19所示，如在接触孔的一部分上设置侧壁19，则由于侧壁19可防止SOG膜3中含有的H2、H2O等的气体的产生，故气体不会脱离。由此可知，进行脱气处理本身变得不需要，这样可抑制脱气处理产生的金属的隆起。
从以上所述可知，通过在接触孔内设置侧壁19，可省略脱气处理本身，故可在简化该半导体装置的制造工序的同时，可抑制现有技术中产生的金属的隆起。结果，可消除图30中示出的金属缺损24、钨8P形成时阻挡金属9P的不均匀性、钨8P的异常生长和填充不良，可防止引起钨8P的导电特性变坏和元件的成品率下降。
(实施例8的变形例)
图23是表示与本发明的实施例8有关的半导体装置的结构的剖面图。
在图19中，将形成侧壁19时的内刻蚀在例如一个规定的时间内进行。如进行这样的时间规定的话，在内刻蚀时存在过刻蚀的可能性，如产生过刻蚀，则存在这样的可能性，即图19中示出的TEOS氧化膜6的厚度变薄，同时金属布线的层间电容变大。此外，由于TEOS氧化膜6的厚度变薄，有可能使接触孔4a的顶部直径变小，也会产生与图中未示出的上层的金属布线的重合的容限变小的问题。这里，作为解决上述问题的方法的特征是，具体地说，在最上层设置图23中示出的刻蚀中止膜17，从而不减少TEOS氧化膜6的厚度。
该刻蚀中止膜17是在下面描述的作为实施例8的制造方法的内刻蚀时，在适当的部位为了中止刻蚀而形成的膜。因此，通过在TEOS氧化膜6的表面上形成刻蚀中止膜17，不会产生过度的内刻蚀，可谋求上述的作用和效果。相对于用于形成层间绝缘膜的接触孔的刻蚀，使用可得到高的选择比的材料(Si3N4)作为刻蚀中止膜17。
(实施例8的制造方法)
以下，使用图20～图22说明图19中已描述了的多层布线结构中的半导体装置的制造方法。
首先，到图20为止的工序与现有技术中描述的从图31到图35的工序完全相同。
在图20中的制造工序结束后，如图21所示，在TEOS氧化膜6和金属布线2的整个表面上淀积侧壁形成膜20。
在图21中的制造工序结束后，如图22所示，如只对所淀积的侧壁形成膜20的厚度部分进行内刻蚀，则可在接触孔4内形成图19中所示的侧壁19。
(实施例9)
其次，使用图24说明本发明的实施例9中的半导体装置。
图24是表示与本发明的实施例9有关的半导体装置的剖面图。
如图24所示，在基底上设置作为层间绝缘膜的SiO2膜7，在该SiO2膜7的表面配置金属布线2。此外，形成作为层间绝缘膜的下层的TEOS氧化膜5、SOG膜3和上层的TEOS氧化膜6，以便覆盖金属布线2。在本实施例9中，形成脱离气体防止层21(脱离气体防止膜)，使得这些层间绝缘膜，特别是SOG膜3，不在接触孔4b内露出。此外，接触孔4b是从金属布线2的表面上，通过上层和下层的TEOS氧化膜6、5和SOG膜3形成的。
在图19中示出的那种接触孔4a中，底部直径与顶部直径相比小很多。这样就产生在图中未示出的上层的金属布线中，上层金属布线的间距变大，不能实现微细化的问题。为了解决该问题，在本实施例中，通过使用脱离气体防止层21(图24)来代替图19的侧壁19，使接触孔4b的顶部直径和底部直径的大小降低到必要的最小限度。结果，可谋求减少上层布线的间距和实现微细化。
如图24所示，在接触孔4b中设置脱离气体防止层21来代替图19的侧壁19。通过形成这样的结构，与实施例8中描述的技术相同，可防止H2、H2O等气体从SOG膜3脱离，可省略在现有技术中是必要的脱气处理本身。
因此，通过使用脱离气体防止层21来代替图19的侧壁19，可省略脱气处理本身，与以往同样可减少金属布线的间距，可谋求实现微细化，可抑制现有技术中产生的金属的隆起。结果，可消除图30中示出的金属缺损24、钨8P形成时阻挡金属9P的不均匀性、钨8P的异常生长和填充不良，可防止引起钨8P的导电特性变坏和元件的成品率下降。
(实施例9的制造方法)
以下，使用图25～图29说明涉及图24已描述的多层布线结构中的半导体装置的制造方法。
首先，图25中的制造工序是在现有技术中描述的图31～图33中示出的制造工序结束后，在SOG膜3的整个表面上涂敷光致抗蚀剂22。
在图25中的制造工序结束后，如图26所示，通过对光致抗蚀剂22进行曝光，除去不需要的光致抗蚀剂22，此时通过调整曝光量形成直径比金属布线2的宽度尺寸大的接触孔。
在图26中的制造工序结束后，如图27所示，通过各向异性刻蚀，除去金属布线2附近的SOG膜3和TEOS氧化膜5，除去光致抗蚀剂22。
在图27中的制造工序结束后，如图28所示，淀积TEOS氧化膜6，并使之达到适当的厚度，形成图示的那种TEOS氧化膜6。
在图28中的制造工序结束后，如图29所示，用CMP法对图28的TEOS氧化膜6进行研磨，使之达到图28的虚线示出的膜厚，进行平坦化。然后，如形成接触孔4b，则可得到图24中示出的脱离气体防止层21。
如果采用本发明的第1方面，通过变更第1或第3层间绝缘膜的任一层的应力值，可缓和由第3层间绝缘膜的膜厚引起的加到金属布线上的应力，可抑制在现有技术中产生的金属的隆起。因此，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，结果，可防止引起钨的导电特性变坏和元件的成品率下降。
再者，如果采用本发明的第2方面，将第1和第3层间绝缘膜作成相同的物质，在形成晶片时的层间绝缘膜的制造工序中可容易地进行制造。此外，与本发明的第1方面相同，可缓和由第3层间绝缘膜的膜厚引起的加到金属布线上的应力，可抑制在现有技术中产生的金属的隆起。由此，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，结果，可防止引起钨的导电特性变坏和元件的成品率下降。
如果采用本发明的第3方面，通过使第3层间绝缘膜的厚度变厚和使其应力值降低，可进一步缓和由第3层间绝缘膜的膜厚引起的加到金属布线上的应力，与本发明的第1或第2方面相比，可更加抑制在现有技术中产生的金属的隆起。由此，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，结果，可防止引起钨的导电特性变坏和元件的成品率下降。
此外，如果采用本发明的第4方面，通过只在处于半导体装置的外周部分的金属布线的附近设置虚设的金属布线，可消除开放空隙，可抑制在现有技术中产生的金属的隆起。由此，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，结果，可防止引起钨的导电特性变坏和元件的成品率下降。
此外，如果采用本发明的第5方面，通过在金属布线的附近设置空隙部分，可缓和加到金属周边的应力。结果，可防止金属的隆起，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，结果，可防止引起钨的导电特性变坏和元件的成品率下降。
如果采用本发明的第6方面，通过在层间绝缘膜中形成空隙部分，可抑制直接加到金属布线的侧壁上的应力。由此，与本发明的第5方面相比，可更加缓和由层间绝缘膜引起的应力。结果，可抑制金属的隆起，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，结果，可防止引起钨的导电特性变坏和元件的成品率下降。
如果采用本发明的第7方面，通过将空隙部分形成为多个接触孔形状，与本发明的第6方面相同，与本发明第5方面相比，可进一步缓和由层间绝缘膜的厚度引起的直接加到金属布线上的应力。结果，可抑制金属的隆起，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，结果，可防止引起钨的导电特性变坏和元件的成品率下降。
如果采用本发明的第8方面，通过使空隙部分不与金属布线和层间绝缘膜接触，与本发明的第7方面相同，与本发明第5方面相比，可进一步缓和由层间绝缘膜的厚度引起的直接加到金属布线上的应力。结果，可抑制金属的隆起，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，结果，可防止引起钨的导电特性变坏和元件的成品率下降。
如果采用本发明的第9方面，通过在层间绝缘膜中形成接触孔，形成用覆盖部分填充该接触孔的一部分的接触孔，可省略抽出层间绝缘膜中的气体的工序，故可使现有技术中是必要的脱气处理成为不必要。因此，不会产生金属隆起，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，可防止引起钨的导电特性变坏和元件的成品率下降。
如果采用本发明的第10方面，通过形成用覆盖部分填充该接触孔的整个侧壁的接触孔，与本发明的第9方面相比，形成覆盖部分时的晶片制造变得容易。而且，与本发明的第9方面相同，可省略抽出层间绝缘膜中的气体的工序，故可使现有技术中是必要的脱气处理成为不必要。因此，不会产生金属隆起，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，可防止引起钨的导电特性变坏和元件的成品率下降。
如果采用本发明的第11方面，通过将覆盖部分作成侧壁，与本发明的第9方面相同，可省略抽出层间绝缘膜中的气体的工序，故可使现有技术中是必要的脱气处理成为不必要。因此，不会产生金属隆起，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，可防止引起钨的导电特性变坏和元件的成品率下降。
如果采用本发明的第12方面，通过将覆盖部分作成脱离气体防止层，与本发明的第9方面相比，可减小接触孔的顶部直径，与现有技术相同，可减小金属布线的间距，可实现微细化。此外，与本发明的第9方面相同，可省略抽出层间绝缘膜中的气体的工序，故可使现有技术中是必要的脱气处理成为不必要。因此，不会产生金属隆起，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，可防止引起钨的导电特性变坏和元件的成品率下降。
如果采用本发明的第13方面，通过在250度以下进行脱气处理，由于不向金属传递高温热量，故可抑制在现有技术中产生的金属的隆起。因此，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，可防止引起钨的导电特性变坏和元件的成品率下降。
如果采用本发明的第14方面，通过在惰性气体或氮气中进行脱气处理，可抑制在现有技术中产生的金属的隆起。因此，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，可防止引起钨的导电特性变坏和元件的成品率下降。
如果采用本发明的第15方面，通过在氩气中进行脱气处理，与本发明的第14方面相比，可进一步抑制在现有技术中产生的金属的隆起。因此，可消除金属缺损、钨形成时阻挡金属的不均匀性、钨的异常生长和填充不良，可防止引起钨的导电特性变坏和元件的成品率下降。

Claims (14)

1.一种用多层布线结构形成的半导体装置，包括：
在作为基底的绝缘膜上设置的金属布线；
为了覆盖上述金属布线而形成的第一层间绝缘膜；
在上述第一层间绝缘膜上形成的第二层间绝缘膜；
在上述第二层间绝缘膜上形成的第三层间绝缘膜；
在上述金属布线表面上对上述第一、第二、第三层间绝缘膜开孔而形成的接触孔，
其特征在于：上述第一、第三层间绝缘膜通过改变在成膜时的等离子体化学气相淀积的高频电源功率而使各自的应力值不同。
2.根据权利要求1所述的半导体装置，其特征在于：上述第一、第三层间绝缘膜是相同的物质。
3.根据权利要求2所述的半导体装置，其特征在于：上述第三层间绝缘膜与上述第一层间绝缘膜相比，其应力值较低，而且其厚度较厚。
4.一种用多层布线结构形成的半导体装置，包括：
在作为基底的绝缘膜上设置的金属布线；
为了覆盖上述金属布线而形成的层间绝缘膜；
在上述金属布线表面上对上述层间绝缘膜开孔而形成的接触孔，
其特征在于：具有上述接触孔的上述金属布线有多条，在这些金属布线内，只在半导体装置的外周部分配置的上述接触孔周围的金属布线附近设置虚设金属布线。
5.一种用多层布线结构形成的半导体装置，包括：
在作为基底的绝缘膜上设置的金属布线；
为了覆盖上述金属布线而形成的第一层间绝缘膜；
在上述第一层间绝缘膜上形成的第二层间绝缘膜；
在上述第二层间绝缘膜上形成的第三层间绝缘膜；
在上述金属布线表面上对上述第一、第二、第三层间绝缘膜开孔而形成的接触孔，
其特征在于：在邻接上述金属布线的边缘部分的上述第三层间绝缘膜的内部设置空隙部分。
6.根据权利要求5所述的半导体装置，其特征在于：上述空隙部分在上述第三层间绝缘膜中作为空气间隙而形成。
7.根据权利要求5所述的半导体装置，其特征在于：上述空隙部分有多个，而且呈接触孔的形状。
8.一种用多层布线结构形成的半导体装置，包括：
在作为基底的绝缘膜上设置的金属布线；
为了覆盖上述金属布线而形成的层间绝缘膜；
在上述金属布线表面上对上述层间绝缘膜开孔而形成的接触孔，用绝缘性的覆盖部分填充该接触孔的侧表面。
9.根据权利要求8所述的半导体装置，其特征在于：上述覆盖部分覆盖上述接触孔的整个侧壁。
10.根据权利要求9所述的半导体装置，其特征在于：上述覆盖部分是侧壁。
11.根据权利要求9所述的半导体装置，其特征在于：上述覆盖部分是在上述接触孔一旦被填充后，通过对上述接触孔的再次开口而形成的脱离气体防止膜。
12.一种用多层布线结构形成的半导体装置的制造方法，包括：
在作为基底的绝缘膜上设置金属布线的工序；
为了覆盖上述金属布线而形成层间绝缘膜的工序；
在上述金属布线表面上对上述层间绝缘膜开孔而形成接触孔的工序；
在上述形成接触孔的工序之后，进行用于从上述接触孔的上述层间绝缘膜除去气体的脱气处理的工序；
在上述接触孔内生长金属的工序，
其特征在于：上述脱气处理在250度以下进行。
13.一种用多层布线结构形成的半导体装置的制造方法，包括：
在作为基底的绝缘膜上设置金属布线的工序；
为了覆盖上述金属布线而形成层间绝缘膜的工序；
在上述金属布线表面上对上述层间绝缘膜开孔而形成接触孔的工序；
在上述形成接触孔的工序之后，进行用于从上述接触孔内的上述层间绝缘膜除去气体的脱气处理的工序；
在上述接触孔内生长金属的工序，
其特征在于：使上述脱气处理在惰性气体或氮气气氛中进行。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于：上述惰性气体是氩气。
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