KR100271008B1 - 반도체장치및그제조방법 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

다층배선구조의 반도체 장치에서, 층간절연막으로부터의 금속배선에 대한 스트레스를 낮게 하여 콘택홀내의 금속융기의 발생의 방지를 도모하기 위해, 하지층으로 하는 층간절연막7의 표면상에 금속배선2을 형성하여, 스트레스치가 높은 TEOS 산화막5, SOG 막3 및 스트레스치가 낮은 TEOS 산화막6을 층간절연막으로서 적층한 다음에, 콘택홀4을 개공한다.

Description

반도체 장치 및 그 제조방법
본 발명은, 반도체 장치 및 그 제조방법에 관계되고, 특히 다층배선구조에서의 콘택홀내에서 금속이 융기하는것을 억제하는 것에 관한 것이다.
종래의 다층배선구조에서의 콘택홀4P내에서, 금속이 퇴적(융기)하는 것을 억제하는 방법에 관해서 도 30∼도 36을 사용하여 간단히 설명한다.
도 30은 콘택홀내에서의 금속의 퇴적(융기)를 나타내는 단면적인 모식도이고, 또 도 31∼도 36은 그러한 금속퇴적(융기)이 발생하는 제조공정을 나타내는 단면도이다. 도 30∼도 36에서, 각 참조부호는 다음의 것을 나타낸다. 즉, 2P는 금속배선층(예를 들면 Al Cu 배선), 2PA는 상층의 금속배선층, 3P는 SOG층(Spin on Glass), 4P는 상층과 하층의 금속배선을 접속하는 콘택홀(접속구멍), 5P는 층간절연막(예를 들면TEOS 산화막), 7P는 하지층가 되는 절연막(구체적으로는 SiO2막), 8P는 텅스텐, 9P는 배리어메탈, 23, 24는 종래기술의 문제점인 콘택홀내에서의 금속퇴적(융기)및 금속결손이다.
이어서, 이러한 콘택홀내에서의 금속퇴적(융기)이 왜 생기는가에 관해서, 도 31∼도 36의 제조공정의 단면도를 사용하여 그 발생과정에 관해서 설명한다. 도 31에서는, 금속배선형성공정보다 이전의 공정, 즉, 트랜지스터등에 관해서는 도시및 설명을 생략하기로 한다.
우선 처음에, 하지층이 되는 절연막7P상에 금속배선의 일례로서의 A1배선 2P를 형성한다. 이때의 형성방법으로서는 전체면에 Al Cu 또는Al Si Cu를 스퍼터에 의해 절연막 7P상에 퇴적하고, 포토리소그래피에 의해 소정의 부분만 레지스트를 남기는 에칭을 하여(도 31), 그 Al배선 2P를 전면적으로 덮는 것 처럼 층간절연막 5P(2000∼5000Å)을 퇴적한다 (도 32). 예를 들면, 이 경우 TEOS 산화막을 사용한다. 다음에 전면적으로 SOG 막(Spin on Glass)3P를 도포하면, 도 33에 나타낸 바와 같이 A1 배선 2P상에 도포된 층간절연막5P의 갭을 메울 수 있게 되고, 그 후에 SOG막 3P를 어닐링에 의해서 소결(燒結)시킨다. 또, A1배선 2P의 오픈영역(금속배선의 간격이 넓게 되어 있는 영역)에서도 각의 부분에 SOG 막 3P가 쌓여서 단차가 완만하게 된다.
다음에, 전면적으로 층간절연막 6P(10000∼25000Å)(이 경우TEOS 산화막)을 퇴적한 뒤에, CMP(Chemical Mechanical Polishing)법에 의해 층간절연막6P의 평탄화를 행하면, 도 34에 나타내는 것과 같은 구조가 된다. 여기서의 CMP는, 금속배선의 단차의 수배의 막 두께만큼 TEOS 산화막을 퇴적하고, 그 후에 원하는 막 두께까지 연마를 행하고 있다.
다음에 도 35에 나타낸 바와 같이, 소정의 영역에 포토리소그래피 및 에칭을 행하여 콘택홀4P를 개공한다. 여기서, 콘택홀4P를 개공한 시점에서는, 도 36에 나타내는 것과 같은 콘택홀 4P내에서의 금속퇴적(융기)및 금속결손 23, 24는 발생하지 않고 있다. 마지막으로, 콘택홀4P의 매립을 금속에 의해 행하지만, 여기서는 텅스텐 플러그(블랭킷 WCVD를 사용한 콘택홀 4P매립)수법을 설명한다. 텅스텐8P를 콘택홀4P내에 매립하기 위해서는, 스퍼터장치의 안에서 불활성가스(예를 들면 Ar) 또는 질소가스스퍼터 에칭에 의한 도시하지 않은 산화층의 제거와, SOG층 3P에서의 H20, H2등의 가스를 제거하기 위한 탈가스처리(램프가열)을 행한다. 이 탈가스 처리를 할 때에 열이 발생하기 때문에, 금속배선 2P 자체가 부드럽게 되는 것과, 또한, TEOS 산화막 6P의 막 두께에 의한 스트레스 f1p, f2p가 원인이 되어 금속퇴적(융기) 및 금속결손 23, 24가 발생된다. 일반적으로 탈가스처리는, RTA(Rapid Thermal Annealing)등이 잘 이용되고 있다. 그 탈가스처리를 한 뒤에 배리어메탈 9P(예를 들면 TiN 막 또는 Ti 막등)을 200∼3000Å으로 퇴적을 행하고, 텅스텐8P의 CVD에서 콘택홀4P 내 및 제 1의 층간 절연막6P상에 텅스텐8P를 성장시키고 나서, 에치백에 의해 콘택홀4P내의 텅스텐8P만을 남긴다. 다음에 상층의 금속배선2PA를 퇴적하여 전기적으로 접속을 행한다. 위에 말한 탈가스처리시에 도 36에 나타내는 것과 같은 콘택홀4P내의 금속퇴적(융기)및 금속결손 23, 24이 발생한다.
종래의 다층배선구조는 상기한 바와 같이 구성되어 있기 때문에, 다음과 같은 문제점을 내포하고 있다. 즉, 도 30에서 설명한 종래 기술에 나타나는 것처럼, 탈가스처리시에 발생하는 열 때문에 금속배선2P자체가 부드럽게 되고, 또한, 금속배선2P의 윗쪽 및 가로방향 부분에 막 두께가 큰 층간절연막6P의 스트레스 fl p, f2 p가 원인이 되어 금속퇴적(융기) 및 금속결손23, 24이 발생한다. 이 때문에, 이러한 콘택홀4P내에서의 금속배선2P의 금속퇴적(융기)23은, 그 콘택홀4P에 이어지는 금속배선의 결손또는 텅스텐8P의 플러그 형성시의 배리어메탈9P의 불균일성, 텅스텐8P의 이상성장 및 매립불량을 야기한다. 따라서 텅스텐8P의 전기특성의 열화 및 소자의 수율저하도 야기시킨다고 하는 문제점이 생겨난다.
예를 들면, 도 30에 나타나는 막 두께가 두꺼운 상층의 층간절연막6P는, SOG 막3P를 통해 하층의 층간절연막5P에 스트레스 f l p, f 2p가 전해져서, 그 결과, 금속배선2P의 가로쪽에 상층의 층간절연막 6P의 막 두께에 의한 스트레스 f l p, f2 p가 가해진다. 이처럼 금속배선2P의 윗쪽 및 가로부분에 막 두께가 큰 층간절연막6P의 스트레스 f l p, f 2p가 가해지는 것에 의해, 그 스트레스가 원인이 되어 금속의 융기23 및 결손24이 생긴 결과, 콘택홀4P내 텅스텐8P 플러그 형성시의 배리어메탈9P의 불균일성, 텅스텐8P의 이상성장 및 매립불량을 야기하게 된다.
이처럼 다층배선구조의 제작에서의 탈가스처리시의 열과, 층간절연막의 막 두께에 의한 스트레스가 원인이 되어, 금속의 융기및 금속의 결손을 발생시킨다. 그 결과, 텅스텐의 플러그 형성시에의 배리어메탈의 불균일성, 텅스텐의 이상성장 및 매립불량과 텅스텐의 전기특성의 열화 및 소자의 제품수율저하를 야기한다고 하는 문제점이 생기는 것이다.
본 발명은, 다층배선구조에 관한 상기한 문제점을 해소하기 위해서 이루어진 것으로, 콘택홀내에서의 금속의 융기를 억제하는 반도체 장치 및 그 제조방법을 얻는 것을 목적으로 하고 있다.
[과제를해결하기위한수단]
제 1의 발명에 관계되는 다층배선구조에 의해 형성되는 반도체 장치로서, 하지층으로 하는 절연막 위에 설치된 금속배선과, 상기 금속배선을 덮도록 형성된 제 1의 층간절연막과, 상기 제 1의 층간절연막 위에 형성된 제 2의 층간절연막과, 상기 제 2의 층간절연막 위에 형성된 제 3의 층간절연막과, 상기 금속배선 표면상에서 상기 제 1, 제 2, 제 3의 층간절연막에 개공한 콘택홀을 구비하며, 상기 제 1, 제 3의 층간절연막은, 각각 스트레스치가 다른 것을 특징으로 한다.
제 2의 발명에 관계되는 다층배선구조에 의해 형성되는 반도체 장치로서, 하지층으로 하는 절연막 위에 설치된 금속배선과, 상기 금속배선을 덮도록 형성된 층간절연막과, 상기 금속배선 표면상에서 상기 층간절연막에 개공한 콘택홀을 구비하며, 상기 콘택홀을 가지는 상기 금속배선은 복수이고, 그 금속배선 내에서 반도체 장치의 외주부에 배치되어 있는 상기 콘택홀 주변의 금속배선 근처에만 더미의 금속배선을 설치한 것을 특징으로 한다.
제 3의 발명에 관계되는 다층배선구조에 의해 형성되는 반도체 장치로서, 하지층으로 하는 절연막 위에 설치된 금속배선과, 상기 금속배선을 덮도록 형성된 층간절연막과, 상기 금속배선 표면상에서 상기 층간절연막에 개공한 콘택홀을 구비하고, 상기 금속배선 근처에서 상기 층간절연막에 공간부를 설치한 것을 특징으로 한다.
제 4의 발명에 관계되는 다층배선구조에 의해 형성되는 반도체 장치로서, 하지층이 되는 절연막 위에 설치된 금속배선과, 상기 금속배선을 덮도록 형성된 층간절연막과, 상기 금속배선 표면상에서 상기 층간절연막에 개공한 콘택홀에 대하여, 해당 콘택홀의 측면을 덮개부로 메우는 것에 의해 형성된 콘택홀을 구비한 것이다.
제 5의 발명에 관계되는 다층배선구조에 의해 형성되는 반도체 장치의 제조방법으로서, 하지층으로 하는 절연막의 위에 금속배선을 설치하는 공정과, 상기 금속배선을 덮는것처럼 층간절연막을 형성하는 공정과, 상기 금속배선 표면상에서 상기 층간절연막에 콘택홀을 개공하는 공정과, 상기 콘택홀의 상기 층간절연막으로부터 가스를 제거하기 위한 탈가스처리를 행하는 공정과, 금속을 상기 콘택홀내에 성장시키는 공정을 구비하고, 상기 탈가스처리를 250도 이하에서 행하는 것을 특징으로 한다.
제 6의 발명에 관계되는 다층배선구조에 의해 형성되는 반도체 장치의 제조방법으로서, 하지층으로 하는 절연막 위에 금속배선을 설치하는 공정과, 상기 금속배선을 덮는 것 처럼 층간절연막을 형성하는 공정과, 상기 금속배선 표면상에서 상기 층간절연막에 콘택홀을 개공하는 공정과, 상기 콘택홀내의 상기 층간절연막으로부터 가스를 제거하기 위한 탈가스처리를 행하는 공정을 구비하며, 상기 탈가스처리를 불활성가스 또는 질소가스 분위기속에서 행하는 것을 특징으로 한다.
도 1은 본 발명의 실시의 형태 1과 종래의 기술을 비교하여, 탈가스처리시의 웨이 퍼온도에 대한 금속퇴적(융기)이 발생한 100개당 콘택홀수의 관계를 나타낸 도면.
도 2는 본 발명의 실시의 형태 2와 종래의 기술을 비교하여, 램프가열과 Ar 가스 분위기에서의 가열에 관하여 금속퇴적(융기)이 발생한 100개당 콘택홀수의 관계를 나타낸 도면.
도 3은 본 발명의 실시의 형태 3에 의한 반도체 장치의 웨이퍼를 작성하기 위해서 사용하는 2주파수 플라즈마 CVD 장치의 구성을 간략화하여 나타낸 도면.
도 4는 본 발명의 실시의 형태 3에 의한 반도체 장치의 콘택홀부분을 확대한 단면도.
도 5는 본 발명의 실시의 형태 3에 의한 반도체 장치의 TEOS 산화막의 스트레스치에 대한 금속퇴적(융기)이 발생한 100개당 콘택홀수를 나타낸 도면.
도 6은 본 발명의 실시의 형태 3에 의한 반도체 장치의 콘택홀부분을 확대한 단면도.
도 7은 본 발명의 실시의 형태 4에 의한 반도체 장치의 홀체인 TEG의 레이아웃 패턴을 나타내는 평면도.
도 8은 본 발명의 실시의 형태 4에 의한 반도체 장치의 콘택홀 및 더미배선의 부 분을 확대한 레이아웃 패턴을 나타내는 평면도.
도 9는 본 발명의 실시의 형태 5에 의한 반도체 장치의 콘택홀부분을 확대한 구조를 나타내는 단면도.
도 10은 본 발명의 실시의 형태 5에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 11은 본 발명의 실시의 형태 5에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 12는 본 발명의 실시의 형태 5에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 13은 본 발명의 실시의 형태 5에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 14는 본 발명의 실시의 형태 5에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 15는 본 발명의 실시의 형태 5에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 16은 본 발명의 실시의 형태 6에 의한 반도체 장치의 금속배선 부분의 레이아웃 패턴을 나타내는 평면도.
도 17은 본 발명의 실시의 형태 6에 의한 반도체 장치의 콘택홀부분을 확대한 구조를 나타내는 단면도.
도 18은 본 발명의 실시의 형태 7에 의한 반도체 장치의 콘택홀부분을 확대한 구조의 단면 및 평면을 나타낸 도면.
도 19는 본 발명의 실시의 형태 8에 의한 반도체 장치의 콘택홀부분을 확대한 구조를 나타내는 단면도.
도 20은 본 발명의 실시의 형태 8에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 21은 본 발명의 실시의 형태 8에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 22는 본 발명의 실시의 형태 8에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 23은 본 발명의 실시의 형태 8에 의한 반도체 장치의 에칭 스톱퍼층을 설치한 경우의 콘택홀부분을 확대한 구조를 나타내는 단면도.
도 24는 본 발명의 실시의 형태 9에 의한 반도체 장치의 콘택홀부분을 확대한 구조를 나타내는 단면도.
도 25는 본 발명의 실시의 형태 9에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 26은 본 발명의 실시의 형태 9에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 27은 본 발명의 실시의 형태 9에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 28은 본 발명의 실시의 형태 9에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 29는 본 발명의 실시의 형태 9에 의한 반도체 장치의 제조공정을 나타내는 단면도.
도 30은 종래의 다층배선구조를 가지는 반도체 장치의 콘택홀내에서의 금속의 융기를 모식적으로 나타내는 단면도.
도 31은 종래의 다층배선구조를 가지는 반도체 장치의 제조공정을 나타내는 단면도.
도 32는 종래의 다층배선구조를 가지는 반도체 장치의 제조공정을 나타내는 단면도.
도 33은 종래의 다층배선구조를 가지는 반도체 장치의 제조공정을 나타내는 단면도.
도 34는 종래의 다층배선구조를 가지는 반도체 장치의 제조공정을 나타내는 단면도.
도 35는 종래의 다층배선구조를 가지는 반도체 장치의 제조공정을 나타내는 단면도.
도 36는 종래의 다층배선구조를 가지는 반도체 장치의 제조공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호설명
1 : 웨이퍼1a,1b : RF전원
2 : 금속배선층3 : SOG막
4,4a,4b : 콘택홀5,5a,6,6a : TEOS 산화막
7 : 층간절연막8 : 상층금속배선
9 : 하층금속배선10,11 : 콘택홀
12 : 금속배선13 : 더미배선
15 : 에어 갭16 : 더미홀
17 : 에칭 스톱퍼층18 : 확대한 콘택홀
19 : 측벽20 : 측벽형성막
21 : 이탈가스방지층22 : 포토레지스트
실시의 형태 1.
이하, 본 발명의 실시의 형태 1의 반도체 장치의 제조방법을 도면에 의거해서 설명한다.
도 1은, 도 30에 나타내는 배리어메탈 9P 형성전의 탈가스 처리시 웨이퍼온도의 실험결과를 나타내는 그래프이고, 웨이퍼온도에 대한 금속퇴적(융기)이 발생한 100개당 콘택홀수의 관계를 나타낸 도면이다. 여기서의 콘택홀수는 어떤 특정한 디바이스 메모리 주변회로에서 콘택홀100개중에 금속퇴적(융기)23이 발생한 경우의 콘택홀 숫자이다.
본 실시의 형태 1의 탈가스처리시의 반도체 장치의 구조는, 종래기술의 도 35로 설명한것과 같은 구조를 가지고 있고, 금속배선2P, 층간절연막인 TEOS 산화막 5P, 6P 및SOG막 3P를 구비하고 있다.
본 발명의 실시의 형태 1에서는, 구체적으로 배리어메탈 형성전의 탈가스처리(d e-g a s 처리라고도 한다) 이외의 해당 반도체 장치의 제조공정 및 단면구조는, 종래 예(도 31∼도 35)와 똑 같다.
도 1에 나타난 바와 같이, 도 30에 나타나는 콘택홀 4P내에서의 금속퇴적(융기)23을 발생시키지 않기 위해서는, 이 금속퇴적(융기)23은 탈가스처리시의 웨이퍼온도 250℃에서는 전혀 발생하지 않지만, 350℃ 이상에서는 금속퇴적(융기)23이 발생하는 콘택홀수가 증가하고 있기 때문에, 배리어메탈 9P형성전의 탈가스처리를 웨이퍼온도 250℃이하로 행할 필요성이 있다.
종래에는, 도 35에 나타나는 금속배선2P의 측벽에 도 30에 나타난 TEOS 산화막 5P, 6P의 막 두께에 의한 스트레스 f l p, f 2p가 걸림과 동시에 탈가스처리에 의한 열이 가해지면, 금속배선 2P자신이 부드럽게 되기 때문에 변형을 일으키기 쉽게 되고, 스트레스 f l p, f 2 p의 금속배선2P의 측벽에의 힘이 원인이 되어, 금속퇴적(융기)23이 발생해 버린다.
본 발명에 의하면, 탈가스처리시에 금속퇴적(융기)23을 발생시키지 않도록 웨이퍼 온도 250℃ 이하로 행하면, 종래의 기술과 같이 금속배선 2P에 고온열이 전해지지 않기 때문에, 금속퇴적(융기)23이 발생하지 않게 되어, 금속결손24, 텅스텐플러그 8P형성시의 배리어메탈 9P의 불균일성, 텅스텐 8P의 이상성장 및 매립불량을 없애고, 텅스텐8P의 전기특성의 열화 및 소자의 제품수율저하를 초래하는 것을 방지하는 일이 가능해진다.
실시의 형태 2.
다음에, 본 발명의 실시의 형태 2에서의 반도체 장치의 제조방법에 관해서, 도 2를 사용하여 설명한다.
도 2는, 종래의 기술에서 탈가스처리시에 행하고 있는 램프가열과, 본 발명의 탈가스처리시에서의 Ar 가스(불활성가스) 또는 N2가스(질소가스)중, 또 압력이 1atm 에서의 가열을 서로 비교하여, 메모리 주변회로 부분에서의 콘택홀100개중에서 금속퇴적(융기)이 발생한 콘택홀수를 나타낸 것이다.
또한, 본 실시의 형태의 탈가스처리시에도 종래의 기술에 나타나는 도면30과 같은 구조를 가지고, 금속배선 2P, 층간절연막인 TEOS 산화막5P, 6P 및 SOG막 3P를 구비하고 있다. 또, 본 실시의 형태 2에서는, Ar(아르곤)분위기 속에서 행한 것을 설명하기로 한다.
도 2에 나타낸 바와 같이, 같은 정도의 웨이퍼 표면온도라도, 종래의 기술에서 탈가스 처리시에 행하고 있는 램프가열에 의한 가열의 경우보다도, 본 발명의 탈가스처리시에 행하는 Ar 가스(latm)분위기에서의 열처리(Ar가스를 가열하여, 그 가스를 웨이퍼에 쏘여서 온도를 상승시킨다)의 편이 금속퇴적(융기)이 발생한 콘택홀수가 현저하게 적었다.
이처럼, 본 실시의 형태의 특징으로 하는 점은, 배리어메탈의 스퍼터 전에 행하는 탈가스처리에서, 램프가열을 사용하는 것이 아니고, Ar( latm) 분위기중에서의 열처리를 행하는 것이다. 또, 이론적으로는 다른 불활성가스든지 질소가스도 적용이 가능하다.
이상과 같이, 종래의 기술에서 탈가스 처리시에 램프에 의한 가열을 하는 것은 아니고, Ar 가스(1atm) 분위기중에서 열처리를 행하는 것에 의해 도 29에 나타내는 금속퇴적(융기)23이 발생하기 어렵게 되고, 금속결손24, 텅스텐플러그 8P형성시의 배리어메탈 9P의 불균일성, 텅스텐 8P의 이상성장 및 매립불량을 없애며, 텅스텐8P의 전기특성의 열화 및 소자의 제품 수율저하의 초래를 방지할 수 있게 된다..
실시의 형태 3.
다음에, 본 발명의 실시의 형태 3에서의 반도체 장치에 관해서, 도 3∼도 6를 사용하여 설명한다.
도 3은, 본 발명의 웨이퍼를 작성하기 위해서 사용하는 2주파수 플라즈마 CVD 장치(평행평판형)의 구성을 간략화하여 나타낸 도면이다.
또한, 도 4는 본 발명의 실시의 형태 3에 관계되는 반도체 장치의 단면구조를 나타낸 도면이다. 또 이 도면에서는, 상층과 하층의 TEOS 산화막 6과, 5는 각각 스트레스치(막의 응력= 단위d y n/cm2)가 낮은 막과, 스트레스치가 높은 막이 적층되어 있고, 종래 예와는 상층 및 하층의 각각의 층간 절연막에서, 상층의 층간절연막의 스트레스치(막의 응력)가, 하층의 것보다 낮은 층간절연막으로 형성하고 있는 점이 다르다.
또한 도 5는, 도 4에서 하층에는 스트레스치가 높은 TEOS 산화막을 배치하고, 상층에 스트레스치가 높은 TEOS 산화막을 배치하거나(제 1의 배치의 경우), 낮은 TEOS 산화막을 배치하거나(제 2의 배치의 경우)의 2개의 경우에 대한, 메모리 주변회로부분에서 금속퇴적(융기)이 발생한 100개당 콘택홀수를 나타낸 도면이다. 즉, 2층의 TEOS 산화막 각각에서의 스트레스치에 대소를 가지게 한 경우, 어떠한 영향이 있는지를 조사한 것이고, 본 발명은 그 지견에 따라서 이루어지고 있다.
또 도 6은, 도 4와는 반대로 상층에는 스트레스치가 높은 TEOS 산화막6a, 하층에는 스트레스치가 낮은 TEOS 산화막5a를 적층한, 본 발명에서의 반도체 장치의 단면구조를 나타낸 도면이다. 도 4및 도 6에 표시되는 해당 반도체 장치의 제조공정도면은, 종래 예(도 31∼35)와 똑 같다고 할 수 있다.
도 3에서 1은 웨이퍼, 1a, 1b는 중첩되어 있는 RF 전원이다. 또한, 도 4에서, 2는 금속배선, 3은 SOG막(제 2의 층간절연막), 4는 콘택홀, 5는 스트레스치가 높은 TEOS 산화막(제 1의 층간절연막), 6은 스트레스치가 낮은 TEOS 산화막(제 3의 층간절연막), 7은 SiO2등으로 된 층간절연막이다. 또 도 6에서, 하층의 제 1의 층간절연막은 스트레스치가 낮은 TEOS 산화막5a, 상층의 제 3의 층간절연막은 스트레스치가 높은 TEOS 산화막 6a으로 되어 있다.
도 4의 반도체 장치의 스트레스치가 낮은 TEOS 산화막6을 작성하는 데는, 플라즈마-CVD에서의 고주파전원의 전력을 최적화함으로써 실현할 수 있다. 즉, 도 3에서의 RF 전원1a의 출력파워는 150∼350(w), RF 전원 1b의 출력파워는 20∼100(w)으로 당초에 설정되어 있다. 이 RF 전원1b의 파워를 변화시키면, 다른 스트레스치의 TEOS 산화막을 작성하는 것이 가능해진다.
여기서, 예를 들면 TEOS 산화막에 관해서 기술하면, 스트레스치가 높은 TEOS 산화막은 에칭레이트가 작고 절연내압은 크다. 또한, 스트레스치가 낮은 TEOS 산화막은 에칭레이트는 크고 절연내압은 작다. 즉,층간절연막의 스트레스치가 낮은 막에서는, 다공성이고, 하지층의 단차에 대한 스텝커버리지의 열화나 절연내압의 열화 내흡습성에 열화가 생긴다. 본 실시의 형태 3의 도 4에서는, 금속배선 2에 대한 단차로 양호한 스텝커버리지로 퇴적할 수 있도록, 하층에 고 스트레스치의 층간절연막5을 배치하고, 상층에서는, 도 30에 나타내는 금속퇴적(융기)23이 억제되는 스트레스치가 낮은 층간절연막6을 배치하고 있다.
이 때의 작용에 관해서 기술하면, 도 5에 나타낸 바와 같이 종래의 기술(상층·하층 모두 통상의 고스트레스치를 가지는 TEOS 산화막)에 비교하여, 본 실시의 형태 3의 도 4(상층만이 스트레스치가 낮은 TEOS 산화막)에서는, 도 30에 나타내는 금속퇴적(융기)23의 수가 감소하고 있다.
여기서, 도 4의 하층의 층간절연막 5의 막 두께를 크게 하면, SOG 막 3으로 갭을 메우기 전에 하층의 층간절연막5 퇴적시에 금속배선 2사이에서 에어갭이 생겨 버릴 가능성이 높고, 일반적으로는 금속배선 사이는, 하층의 층간절연막을 얇게 퇴적하고 나머지의 갭을 SOG막으로 매립하여, 글로벌한 단차의 평탄화와 원하는 막두께 수치에 맞추는일을 CMP에서 행하는 일이 많다.
이러한 일에서도, 상층의 층간절연막을 하층의 층간절연막보다도 두껍게 형성하는 일의 필연성을 알 수 있다. 그래서 도 4의 스트레스치가 낮은 TEOS 산화막6이 상층에 퇴적됨으로써, SOG막 3 및, 하층의 스트레스치가 높은 TEOS 산화막5을 통하여 금속배선2의 측벽에 가해지는 스트레스 f 1, f 2는 종래의 기술에 비하여 낮아지고, 그 때문에 금속퇴적(융기)23이 일어난 콘택홀4의 비율이 적어진 것으로 생각된다. 이와 반대로, 예를 들면 도 6에 나타낸 바와 같이, 상층에 스트레스치가 높은 TEOS 산화막6a, 하층에 스트레스치가 낮은 TEOS 산화막5a가 적층된 경우, 스트레스치가 높은 TEOS 산화막6a에서의 스트레스는, SOG 막3 및 스트레스치가 낮은 TEOS 산화막5a를 통해 금속배선2의 측벽에 가해지지만, 스트레스치가 높은 TEOS 산화막6a에 의한 스트레스는 스트레스치가 낮은 TEOS 산화막5a이 존재하기 때문에, 스트레스의 전파가 완화된다고 생각된다.
이상과 같이, 상층과 하층의 어느 한 편에 스트레스치가 낮은 TEOS 산화막을 퇴적시키면, 예를 들면 도 3(상층을 스트레스치가 낮은 TEOS 산화막6으로 한 경우)에 나타낸 바와 같이, 금속퇴적(융기)이 발생하는 콘택홀의 수를 감소시킬 수 있다. 즉, 상기한 바와 같은 구조로 함으로써, 금속퇴적(융기)23의 억제 및 스텝커버리지, 절연내압의 열화가 생기는 일이 없는 다층배선에서의 층간구조를 얻을 수 있다. 그 결과, 금속의 융기가 발생하기 어렵게 되어, 도 30에 나타내는 금속결손24, 텅스텐플러그 8P 형성시의 배리어메탈9P의 불균일성, 텅스텐8P의 이상성장 및 매립불량을 없애고, 텅스텐8P의 전기특성의 열화 및, 소자의 제품 수율저하의 초래를 방지하는 일이 가능해 진다.
실시의 형태 4.
다음에, 본 발명의 실시의 형태 4에서의 반도체 장치에 관해서, 도 7및 도 8을 사용하여 설명한다.
도 7은 콘택홀의 체인저항측정TEG의 레이아웃을 나타내는 패턴도면이다.
또한 도 8은, 하층금속배선과 그 주위에 설치된 더미배선을 나타내는 평면도이다. 도 7에 나타낸 바와 같이, 도시하지 않은 외부단자와 접속된 금속배선12은, 상층 금속배선8, 콘택홀10, 11 및 하층 금속배선9에 의해 홀 체인모양으로 이어져 있고, 다수의 콘택홀10, 11이 존재하고 있다. 또 도 8에서는 하층 금속배선 9의 주위에 더미배선이 설치되어 있다.
그런데, 도 30에서 설명한 금속퇴적(융기)23에 관해서는, 도 7에서 하층의 금속배선9에 관해서 설명되어 있고, 홀 체인 TEG을 사용한 실험 결과 판명된, 콘택홀내에서의 금속의 융기가 하지층의 배선 패턴의 영향을 받는다고 하는 성능평가 결과에 관해서 설명을 하겠다. 이 TEG 패턴에서 콘택홀내에서의 금속퇴적(융기)이 발생하기 쉬은 탈가스처리온도로 어닐링을 행하면, 도 7에 나타내는 것과 같은 체인저항측정TEG의 외주부에 존재하는 콘택홀10에서만, 도 30에 나타내는 금속퇴적(융기)23이 발생한다. 이와 반대로 TEG 패턴중앙부에 존재하는 콘택홀11에서는 금속의 융기는 발생하지 않는다.
이 것에서도, 특정한 콘택홀에 관해서 생각하면, 그 콘택홀이 연결되어 있는 금속배선9이 비교적 가까운 거리에서 같은층의 금속배선에 의해 사방을 둘러싸고 있는 부분의 콘택홀은, 금속퇴적(융기)23가 발생하기 어렵고, 이와 반대로 그 콘택홀에 이어지는 금속배선9이 어디쯤인가에서 인접하는 근처에, 같은 층의 금속배선이 존재하지 않을(오픈 스페이스) 때에, 금속퇴적(융기)23는 발생하기 쉽다.
즉, 종래의 단면도인 도 30을 사용하여 설명하면, 도 30에서는 금속배선이 2군데 존재한다. 좌측의 금속배선 2P를 도 7의 하층금속배선9, 오른쪽을 중심부분의 것이라고 가정하면, 도 30에서 밝힌 바와 같이, 중심부분, 즉 금속배선2P의 간격이 좁은 경우에는, SOG층 3P가 배선과 배선간의 갭을 메우고 있다. 그러나 좌측의 배선이 벌어져 있는 부분에서는, 금속배선2P의 측벽에까지 상층의 층간절연막6P가 존재한다. 이와 같이 금속배선 2P의 측벽에 막두께가 두꺼운 층간절연막6P가 존재하는 경우에, 금속퇴적(융기)23이 생기기 쉽게 되고, 측벽에 SOG막 3P가 존재하는 경우에는, 금속퇴적(융기)23이 생기기 어렵게 된다. 이와 같이, 금속배선2P의 측벽에, 막 두께가 두껍고 스트레스 치가 높은 층간절연막 6P가 존재함으로써, 금속퇴적(융기)23이 발생한다고 생각된다.
이상의 결과에서, 금속퇴적(융기)23을 억제하기 위해서는, 금속배선에서 오픈 스페이스에 면하고 있는 금속배선에 도 8에 나타내는 동층의 더미배선13을 설치하면, 막 두께가 큰 층간절연막에 의한 스트레스가 가해지지 않게 되기 때문에, 금속퇴적(융기)23을 억제하는 일이 가능해진다.
그러나, 모든 금속배선의 오픈영역에 더미배선13을 설치하고 있으면, 기생용량(배선간용량)이 증가되기 때문에, 각 콘택홀에 연결되는 콘택홀4 주변의 하층 금속배선9의 오픈 스페이스에 대해서만 더미배선13을 설치할 필요가 있다.
이상과 같이, 하층의 금속배선9의 오픈 스페이스에 대해서만 더미배선13을 설치하면, 콘택홀4내에서의 금속의 융기를 억제하면서, 또한 기생용량에 관해서도 최소한으로 억제하는 일이 가능해진다. 그 결과, 도 30에 나타나는 금속결손24, 텅스텐플러그 8P형성시의 배리어메탈9P의 불균일성, 텅스텐8P의 이상성장 및 매립불량을 없애고, 텅스텐8P의 전기특성의 열화 및 소자의 제품 수율저하의 초래를 방지할 수 있게 된다.
실시의 형태 5.
다음에, 본 발명의 실시의 형태 5에서의 반도체 장치에 관해서, 도 9를 사용하여 설명한다.
도 9는, 본 발명의 실시의 형태 5에 관계되는 반도체 장치의 단면구조를 나타낸 도면이다.
도 9에 나타낸 바와 같이, 하지층에는 층간절연막인 SiO2막(절연막)7이 설치되어 있고, 그 SiO2막 7의 표면에는 금속배선2이 배선되어 있다. 또한, 그 금속배선2을 덮도록 층간절연막인 TEOS 산화막 5, SOG 막3 및 TEOS 산화막6이 형성되어 있고, 콘택홀4이 금속배선2 표면상에서 TEOS 산화막5, 6 및 SOG막3을 통하여 개공되어 있다. 또, 본 실시의 형태에서는 TEOS 산화막5중에는 에어갭15(공간부)이 설치되어 있고, 여기서의 TEOS 산화막 5, 6은, 스트레스치가 같은 통상의 TEOS 산화막이다. 종래에는, TEOS 산화막6의 막 두께에 의한 스트레스가 직접적으로 금속배선2에 가해져 버린다. 가령, 도 9에 나타내는 것과 같은 스트레스 f l a, f 2 a가 금속배선2에 직접 전해지면, 도 30과 같은 금속퇴적(융기)23이일어나 버리기 때문에, 스트레스가 금속배선2의 측벽에 직접적으로 전해지지 않도록, 스트레스 f l a, f 2 a를 완화하는 방법을 생각할 필요성이 있다. 그래서, TEOS 산화막 6중에 스트레스를 완화시키는 것으로서 에어갭15을 설치함으로, TEOS 산화막6에서의 스트레스 f l a, f 2a는 에어 갭15을 개재시키기 때문에, 금속배선2의 측벽에 걸린 스트레스 f 3, f 4는 작아져서, 금속의 융기를 막을 수 있다.
이상과 같이, TEOS 산화막6에 에어 갭15을 설치함으로써 금속의 융기를 방지할 수가 있고, 도 30의 금속결손24, 텅스텐플러그 8P형성시에서의 배리어메탈9P의 불균일성, 텅스텐8P의 이상성장 및 매립불량을 없애고, 텅스텐8P의 전기특성의 열화 및 소자의 제품 수율저하의 초래를 방지하는 일이 가능해 진다.
(실시의 형태 5의 제조방법)
도 9에 관하여 앞서 말한 다층배선구조에서의 반도체 장치의 제조방법을, 이하에 도 10∼도 15를 사용하여 설명한다.
먼저, 도 10에 이르기까지의 공정은, 종래의 기술에서 설명한 도 31∼도 33까지의 공정과 똑 같다.
도 10의 제조공정의 종료 후는, 도 11에 나타낸 바와 같이 TEOS 산화막5을 퇴적할 때, CVD 장치의 가스계, 퇴적온도및 압력을 제어하는 것으로, 한번 퇴적한 분자를 다시기상으로 나오지 않도록(부착확률이라고 한다)퇴적하면, TEOS 산화막6의 한 가운데에 구멍이 뚤려 있는 것과 같은 형태로 TEOS 산화막이 형성되어 간다. 다음에, 도 12에 나타낸 바와 같이, TEOS 산화막6이 상당히 퇴적된 상태가 되면, 금속배선2 간격의 한 가운데의 TEOS 산화막6중에 에어 갭15이 형성된다. 그리고, 도 13에 나타낸 바와 같이, TEOS 산화막6이 최종 두께까지 퇴적하고, 에어 갭15은 외부와 완전히 격리되도록 TEOS 산화막6중에 남는다.
도 13의 제조공정의 종료 후는, 도 14에 나타낸 바와 같이, CMP 법에 의해서 TEOS 산화막6을 평탄화한다. 이때, 에어 갭15은 TEOS 산화막6중에 존재한다.
도 14의 제조공정의 종료 후는, 도 15에 나타낸 바와 같이 포토리소그래피 및 이방성에칭에 의해 콘택홀4을 개공하면, 도 9로 나타낸 반도체 장치를 얻을 수 있다.
이상과 같이, 도 10∼도 15에 표시되는 제조공정에서는, 에어 갭15을 TEOS 산화막6중에 작성할 수 있기때문에, 종래의 기술로 발생하고 있는 금속의 융기를 억제할 수 있다.
실시의 형태 6.
다음에, 본 발명의 실시의 형태 6에서의 반도체 장치에 관해서, 도 16를 사용하여 설명한다.
도 16은 다층배선구조의 반도체 장치의 금속배선부분의 레이아웃패턴을 나타내는 평면도이다.
도 16에 나타낸 바와 같이, 하층의 금속배선9의 근처에는 접촉하지 않을 정도로, 콘택홀과 같은 형상(콘택홀형상)을 한 복수의 더미홀 16(공간부)이 금속배선 사이에 설치되어 있다.
도 16에 나타낸 바와 같이, 더미홀16은 실시의 형태 5에서 설명한 에어 갭15과 같이, 도 9에 나타내는 TEOS 산화막6에 의한 스트레스가 가해진 경우, 직접 하층의 금속배선9에 스트레스가 가해지지 않도록, 스트레스를 완화하기 위해서 설치된 것이다. 이에 의해 하층의 금속배선9의 융기를 방지할 수 있게 된다.
이상과 같이, 하층의 금속배선9의 근처에 스트레스를 완화하기 위한 복수의 더미홀16을 설치함으로써, 탈가스 처리시 종래의 기술에서 발생하고 있던 금속의 융기를 억제할 수가 있고, 그 결과, 도 30의 금속결손24, 텅스텐플러그8P형성시의 배리어메탈9P의 불균일성, 텅스텐8P의 이상성장 및 매립불량을 없애고, 텅스텐8P의 전기 특성의 열화 및 소자의 제품 수율저하의 초래를 방지할 수 있게 된다.
(실시의 형태 6의 변형예)
도 17은, 본 발명의 실시의 형태 6의 변형예에 관계되는 반도체 장치의 단면구조를 나타낸 도면이다. 도 16에 나타낸 예에서는 더미홀16을 개공할 때, TEOS 막5, 6 및SOG막 3을 개재해서 하지층으로서의 절연막(층간절연막7)까지, 그 개공시의 오버에칭분만큼, 더미홀16 쪽이 통상의 콘택홀4보다 깊어지고, 오버에칭의 양에 의해서는 도 17에 나타내는 점선과 같이 다시 도면 밑의 금속배선층까지 도달할 가능성이 있다. 또한, 더미홀 16이 아래의 금속배선층에 도달하지 않으면, 도시하지 않은 위의 금속배선층이 더미홀16 위를 통과할 수 있어, 레이아웃에도 자유도의 속박을 없애는 일이 가능해진다. 그러나, 더미홀16이 아래의 금속배선층에 접해 버리면, 위의 금속배선층 및 아래의 금속배선층 사이에서 전기적인 쇼트의 불량이 발생한다고 하는 문제점도 생겨난다.
그래서 이 문제점을 해결하기 위해, 본 변형예는 도 17에 나타낸 바와 같이 아래의 금속배선층의 윗 쪽에 에칭 스톱퍼층17을 설치하는 것을 특징으로 한다. 이 에칭 스톱퍼층17을 설치함으로써, 오버에칭의 방지를 꾀하는 일이 가능해진다. 또, 이 에칭 스톱퍼층17의 재질은, TEOS 산화막 5, SOG 막3 및 TEOS막6의 에칭을 행할 때에, 선택비를 크게 취할 수 있는 것이면 무엇이나 괜찮고, 예를 들어, 층간절연막7에 Si O2막을 사용하는 경우에는, 에칭 스톱퍼층17에는 Si3N4막을 사용하는 일이 가능해진다.
실시의 형태 7.
다음에, 본 발명의 실시의 형태 7에서의 반도체 장치에 관해서, 도 18 (a) 및 (b)를 사용하여 설명한다.
도 18(a)는 본 발명의 실시의 형태 7에 관계되는 반도체 장치의 단면구조를 나타낸 도면이다. 또, 도 18(b)는 도 18(a) 중의 금속배선2에 관한 평면도이다.
도 18(a)에 나타낸 바와 같이, 하지층에는 층간절연막인 SiO2막 7이 설치되어 있고, 그 SiO2막 7의 표면에는 금속배선2이 배선되어 있다. 도 18(a)의 전(前)공정에서는 일단, 금속배선2을 덮도록 층간절연막인 TEOS 산화막5, SOG 막3 및 TEOS산화막 6이 형성된다. 본 실시의 형태 7에서는, 금속배선2이 TEOS 산화막5, 6 및 SOG막 3과 접촉하지 않도록 확대한 콘택홀18이 개공되어 있다. 도 18(b)에 의해 금속배선2이 콘택홀18중에 완전히 노출되어 있는 것을 알 수 있을 것이다.
도 18(a)에 나타낸 바와 같이, 상층의 TEOS 산화막6의 막 두께에 의한 스트레스 f 1b, f 2b가 SOG 막3 및 하층의 TEOS 산화막5에 전해졌다고 해도, 콘택홀18이 크게 개공하고 있기 때문에(즉, 금속배선2의 주위에 공간부가 존재하고 있기 때문에),금속배선2의 측벽에는 스트레스 f l b, f 2b는 전해지지 않게 되어 있다. 이 것으로 인해 금속배선2보다도 확대된 콘택홀18을 개공함으로써, 막의 응력(스트레스)이 직접 금속배선2에 걸리는 일이 없어진다. 즉, 이 경우에 고온으로 탈가스처리를 행하더라도 금속의 융기를 억제할 수 있다.
이상에 의해, 보다 확대된 콘택홀18을 설치함으로써, 탈가스처리시 종래의 기술에서 발생하고 있던 금속의 융기를 억제할 수 있고, 그 결과, 도 30의 금속결손24, 텅스텐플러그 8P 형성시의 배리어메탈9P의 불균일성, 텅스텐8P의 이상성장 및 매립불량을 없애고, 텅스텐8P의 전기특성의 열화 및 소자의 제품 수율저하의 초래를 방지할 수 있게 된다.
실시의 형태 8.
다음에, 본 발명의 실시의 형태 8에서의 반도체 장치에 관해서, 도 19를 사용하여 설명한다.
도 19는, 본 발명의 실시의 형태 8에 관계되는 반도체 장치를 나타내는 단면도이다. 도 19에 나타낸 바와 같이, 하지층에는 층간절연막인 SiO2막7이 설치되어 있고, 그 Si O2막7의 표면에는 금속배선2이 배선되어 있다. 또한, 그 금속배선2을 덮도록 층간절연막인 하층의 TEOS 산화막5, SOG 막3 및 상층의 TEOS 산화막6이 형성된다. 본 실시의 형태 8에서는, 콘택홀이 금속배선2의 표면상에서 상층 및 하층의 TEOS 산화막5, 6 및 SOG막 3을 개재해서 개공되어 있다. 이 콘택홀은 일부가 측벽19(덮개부)에 메워져서 콘택홀4a이 형성되어 있다.
여기서,탈가스처리는, 다량의 H2, H20 등의 가스를 함유하고 있는 SOG 막3으로부터 이들 가스를 뽑아내기 위해서 열을 포함하는 처리를 행하고 있었다. 그런데, 도 19에 나타낸 바와 같이 콘택홀의 일부에 측벽19을 설치하면 , 측벽19이 SOG 막3에 포함되는 H2, H20 등의 가스의 발생을 막을 수 있기 때문에, 가스가 이탈하지 않게 된다. 이로 인해, 탈가스처리 자체를 행하는 일이 불필요하게 되어, 탈가스처리시에 발생하고 있던 금속의 융기를 억제할 수 있다.
이상에 의해 콘택홀내에 측벽19을 설치함으로써, 탈가스처리 자체를 생략할 수가 있게 되고, 해당 반도체 장치의 제조공정의 간략화를 꾀하면서, 종래의 기술에서 발생하고 있던 금속의 융기를 억제할 수가 있다.
그 결과, 도 30의 금속결손24, 텅스텐플러그 8P 형성시의 배리어메탈9P의 불균일성, 텅스텐8P의 이상성장 및 매립불량을 없애고, 텅스텐8P의 전기특성의 열화 및 소자의 제품 수율저하의 초래를 방지할 수가 있게 된다.
(실시의 형태 8의 변형예)
도 23은, 본 발명의 실시의 형태 8의 변형예에 관계되는 반도체 장치의 구조를 나타내는 단면도이다.
도 19에서는, 측벽19을 형성할 때의 에치백처리를 예를 들어 시간지정으로 행한다. 이와 같은 시간지정으로 하면, 에치백하였을 때에 오버에칭을 해 버릴 가능성이 있고, 이러한 일이 일어나면 도 19에 나타내는 TEOS 산화막6의 막 두께가 작아짐과 동시에, 금속배선의 층간용량이 커질 가능성이 있다. 또한, TEOS 산화막6의 막 두께가 작아짐으로써, 콘택홀4a의 상단직경도 작아질 우려도 생기고, 도시하지 않은 상층의 금속배선과의 중첩마진도 작아진다고 하는 문제점도 생겨난다. 여기서는, 상기한 바와 같은 문제점을 해결하는 것으로, 구체적으로는 TEOS 산화막 6의 막 두께가 감소하지 않도록, 도 23에 나타내는 에칭스톱퍼막17을 최상층에 설치하는 것을 특징으로 한다.
이 에칭 스톱퍼막17은, 실시의 형태 8의 제조방법으로서 뒤에 설명하는 에치백을 할 때, 적절한 장소에서 에칭이 멈추도록 형성된 막이다. 이처럼, TEOS 산화막6의 표면상에 에칭 스톱퍼막17을 형성함으로써, 과도하게 에치백하지 않고 상술한 작용·효과를 꾀할 수가 있다. 또, 에칭 스톱퍼막17에는 층간절연막의 콘택홀의 개공을 위한 에칭에 대하여, 높은 선택비를 떨어지는 재료(Si3N4막)을 사용한다.
(실시의 형태 8의 제조방법)
도 19에 관하여 앞서 설명한 다층배선구조에서의 반도체 장치의 제조방법을, 이하에 도 20∼도 22를 사용하여 설명한다.
우선, 도 20에 이르기까지의 공정은 종래의 기술에서 설명한 도 31∼도 35까지의 공정과 똑 같다. 도 20에서의 제조공정의 종료 후는, 도 21에 나타낸 바와 같이 측벽형성막20을 TEOS 산화막6 및 금속배선2의 표면상에 전체적으로 퇴적된다.
도 21에서의 제조공정의 종료 후는, 도 22에 나타낸 바와 같이 퇴적된 측벽형성막20을 막 두께분만큼 에치백하면, 도 19에 나타내는 측벽19을 콘택홀4내에 형성할 수 있다. (실시의 형태 9)
다음에, 본 발명의 실시의 형태 9에서의 반도체 장치에 관해서 도 24를 사용하여 설명한다.
도 24는, 본 발명의 실시의 형태 9에 관계되는 반도체 장치를 나타내는 단면도이다. 도 24에 나타낸 바와 같이, 하지층에는 층간절연막인 SiO2막7이 설치되어 있고, 그 Si O2막7의 표면에는 금속배선2이 배선되어 있다. 그리고, 그 금속배선2을 덮도록 층간절연막인 하층의 TEOS 산화막5, SOG 막3 및 상층의 TEOS 산화막6이 퇴적되어 있다. 본 실시의 형태 9에서는, 그 층간절연막 특히 SOG 막3이 콘택홀4b내에 노출되지 않도록 이탈가스방지층21(이탈가스방지막)을 형성하고 있다. 한편 콘택홀4b는, 금속배선2의 표면상에서 상층 및 하층의 TEOS 산화막6, 5 및SOG 막3을 통해 개공되어 있다.
도 19에 나타내는 바와 같은 콘택홀4a는, 상단직경에 비하여 하단직경이 극단적으로 작아져 있다. 이것은 도시하지 않은 상층의 금속배선에서, 상층의 금속배선의 배선피치가 커져서, 미세화할 수가 없다고 하는 문제점이 생겨난다. 그래서, 이 문제점을 해결하기 위해, 본 실시의 형태에서는 도 19의 측벽19대신에 이탈가스 방지층21(도 24)을 사용함으로써, 콘택홀4b의 상단직경과 하단직경의 크기를 필요최소한도로 억제하도록 하고 있다. 이 결과, 상층의 금속배선의 배선피치를 작게 하여, 미세화를 꾀할 수있다.
도 24에 나타낸 바와 같이, 도 19의 측벽19 대신에 콘택홀4b에 이탈가스방지층21을 설치하고 있다. 이러한 구조로 함으로서 실시의 형태 8에서 설명한 바와 같이, SOG 막3으로부터 H2, H20 등의 가스가 이탈하는 것을 방지하여, 종래의 기술에서 필요하던 탈가스처리자체를 생략하는 일이 가능해진다.
이와 같이, 도 19의 측벽19 대신에 이탈가스방지층21을 사용함으로써, 탈가스처리 자체를 생략할 수 있게 되고, 종래와 같이 금속배선의 배선피치를 작게 하여 미세화를 꾀하는 일이 가능해져서, 종래의 기술에서 발생하고 있는 금속의 융기를 억제할 수 있다. 그 결과, 도 30의 금속결손24, 텅스텐플러그8P형성시의 배리어메탈9P의 불균일성, 텅스텐8P의 이상성장 및 매립불량을 없애고, 텅스텐8P의 전기특성의 열화 및 소자의 제품 수율저하의 초래를 방지할 수 있게 된다.
(실시의 형태 9의 제조방법)
도 24에 관하여 이미 설명한 다층배선구조에서의 반도체 장치의 제조방법을, 이하에 도 25∼도 29를 사용하여 설명한다.
우선, 도 25에서의 제조공정은 종래의 기술에서 설명한 도 31∼도 33에 나타내는 제조공정의 종료 후에, SOG 막3의 표면상에 포토레지스트22를 전체적으로 도포한 것이다.
도 25에서의 제조공정의 종료 후는, 도 26에 나타낸 바와 같이 포토레지스트22에 노광함에 의해, 불필요한 포토레지스트22의 제거를 행하지만, 이 때, 노광량을 조정함에 의해 금속배선2폭의 치수보다도 직경이 조금 큰 콘택홀을 개공한다.
도 26에서의 제조공정의 종료 후는, 도 27에 나타낸 바와 같이 이방성에칭에 의해, 금속배선2부근의 SOG 막3 및 TEOS 산화막5의 제거를 행하여, 포토레지스트22를 제거한다.
도 27에서의 제조공정의 종료 후는, 도 28에 나타낸 바와 같이 TEOS 산화막6을 적절한 막 두께가 될 때까지 퇴적해서, 도시한 바와 같은 TEOS 산화막6을 형성한다.
도 28에서의 제조공정의 종료 후는, 도 29에 나타낸 바와 같이 도 28의 TEOS 산화막6을 CMP법에 의해 도 28의 점선으로 나타내는 막두께가 될 때까지 연마를 하여, 평탄화를 수행한다. 그리고, 콘택홀4b을 개공하면, 도 24로 나타내는 이탈가스 방지막21이 얻어진다.
청구항1에 기재된 발명에 의하면, 제 1 또는 제 3의 층간절연막의 어느 한 편의 스트레스치를 변경함으로써, 제 3의 층간절연막의 막 두께에 의한 금속배선에의 스트레스가 완화되어, 종래의 기술에서 발생하고 있던 금속의 융기가 억제된다. 이에 의해, 금속의 결손, 텅스텐플러그 형성시의 배리어메탈의 불균일성, 텅스텐의 이상성장 및 매립불량을 없앤 결과, 텅스텐의 전기특성의 열화 및 소자의 제품수율 저하의 방지가 가능해진다.
또한, 청구항2에 기재된 발명에 의하면, 반도체 장치의 외주부분에 있는 금속배선의 근처에만 더미의 금속배선을 설치함으로써, 오픈 스페이스가 없어지고 종래의 기술에서 발생하고 있는 금속의 융기가 억제된다. 이에 따라, 금속의 결손, 텅스텐플러그 형성시의 배리어메탈의 불균일성, 텅스텐의 이상성장 및 매립불량을 없앤 결과, 텅스텐의 전기특성의 열화 및 소자의 제품수율 저하의 방지가 가능해진다.
또, 청구항3에 기재된 발명에 의하면, 금속배선의 근처에 공간부를 설치함으로써, 금속주변에 가해진 스트레스를 완화시킬수가 있다. 그 결과, 금속의 융기방지, 금속의 결손, 텅스텐플러그 형성시의 배리어메탈의 불균일성, 텅스텐의 이상성장 및 매립불량을 없애서, 텅스텐의 전기특성의 열화 및 소자의 제품수율 저하의 방지가 가능해진다.
청구항 4에 기재된 발명에 의하면, 층간절연막에 콘택홀을 개공하여, 그 콘택홀의 일부를 덮개부에서 메운 콘택홀을 형성함으로써, 층간절연막 중의 가스를 뽑아내는 공정이 생략되기 때문에, 종래의 기술에서 필요하던 탈가스처리가 필요없게 된다. 이 때문에, 금속의 융기자체가 일어나는 일이 없고, 금속의 결손, 텅스텐플러그 형성시의 배리어메탈의 불균일성, 텅스텐의 이상성장 및 매립불량이 없어지고, 텅스텐의 전기특성의 열화 및 소자의 제품수율 저하의 방지가 가능해진다.
청구항 5에 기재된 발명에 의하면, 탈가스처리를 250도 이하에서 행함으로써 금속에 고온의 열이 전달되지 않기 때문에, 종래의 기술에서 발생하고 있는 금속의 융기가 억제된다. 이에 의해, 금속의 결손, 텅스텐플러그 형성시의 배리어메탈의 불균일성, 텅스텐의 이상성장 및 매립불량을 없앤 결과, 텅스텐의 전기특성의 열화 및 소자의 제품 수율저하의 방지가 가능해진다.
청구항 6에 기재된 발명에 의하면, 탈가스처리를 불활성가스 또는 질소가스 중에서 행함으로써, 종래의 기술에서 발생하고 있는 금속의 융기가 억제된다. 이에 의해, 금속의 결손, 텅스텐플러그 형성시의 배리어메탈의 불균일성, 텅스텐의 이상성장 및 매립불량을 없앤 결과, 텅스텐의 전기특성의 열화 및 소자의 제품수율 저하의 방지가 가능해진다.

Claims (6)

  1. 다층배선구조에 의해 형성되는 반도체 장치에 있어서,
    하부층으로 하는 절연막 상에 설치된 금속배선과,
    상기 금속배선을 덮도록 형성된 제 1층간 절연막과,
    상기 제 1 층간 절연막 상에 형성된 제 2층간 절연막과,
    상기 제 2 층간 절연막 상에 형성된 제 3 층간 절연막과,
    상기 금속배선 표면상에서, 상기 제 1, 제 2, 제 3 층간 절연막에 개공한 콘택홀을 구비하고,
    상기 제 1 및 제 3 층간 절연막은, 각각 스트레스치가 다른 것을 특징으로 하는 반도체 장치.
  2. 다층배선구조에 의해 형성되는 반도체 장치에 있어서,
    하부층으로 하는 절연막 상에 설치된 금속배선과,
    상기 금속배선을 덮도록 형성된 층간 절연막과,
    상기 금속배선을 표면상에서 상기 층간절연막에 개공한 콘택홀을 구비하고,
    상기 콘택홀을 가지는 상기 금속배선은 복수로 되어 있고, 그 금속배선 내에서 반도체 장치의 외주부에 배치되어 있는 상기 콘택홀의 주변의 금속배선의 근방에만 더미의 금속배선을 설치한 것을 특징으로 하는 반도체 장치.
  3. 다층배선구조에 의해 형성되는 반도체 장치에 있어서,
    하부층으로 하는 절연막 상에 설치된 금속배선과,
    상기 금속배선을 덮도록 형성된 층간절연막과,
    상기 금속배선 표면상에서 상기 층간절연막에 개공한 콘택홀을 구비하고,
    상기 금속배선 근방에서 상기 층간절연막에 공간부를 설치한 것을 특징으로 하는 반도체 장치.
  4. 다층배선구조에 의해 반도체 장치에 있어서,
    하부층으로 하는 절연막 상에 설치된 금속배선과,
    상기 금속배선을 덮도록 형성된 층간절연막과,
    상기 금속배선 표면상에서 상기 층간절연막에 개공한 홀에 대하여, 그 홀의 측면을 덮개부로 메우는 것에 의해 형성된 콘택홀을 구비한 것을 특징으로 하는 반도체 장치.
  5. 다층배선구조에 의해 형성되는 반도체 장치의 제조방법에 있어서,
    하부층으로 하는 절연막 상에 금속배선을 설치하는 공정과,
    상기 금속배선을 덮도록 층간절연막을 형성하는 공정과,
    상기 금속배선 표면상에서 상기 층간절연막에 콘택홀을 개공하는 공정과,
    상기 콘택홀의 상기 층간절연막으로부터 가스를 제거하기 위한 탈가스 처리를 행하는 공정과,
    금속을 상기 콘택홀내에 성장시키는 공정을 구비하고,
    상기 탈가스 처리를 250도 이하에서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 다층배선구조에 의해 형성되는 반도체 장치의 제조방법에 있어서,
    하부층으로 하는 절연막 상에 금속배선을 설치하는 공정과,
    상기 금속배선을 덮도록 층간절연막을 형성하는 공정과,
    상기 금속배선 표면상에서 상기 층간절연막에 콘택홀을 개공하는 공정과,
    상기 콘택홀내의 상기 층간절연막으로부터 가스를 제거하기 위한 탈가스 처리를 행하는 공정을 구비하고,
    상기 탈가스 처리를 불활성 가스 또는 질소가스 분위기 내에서 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
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