JPH08203876A - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH08203876A JPH08203876A JP1147395A JP1147395A JPH08203876A JP H08203876 A JPH08203876 A JP H08203876A JP 1147395 A JP1147395 A JP 1147395A JP 1147395 A JP1147395 A JP 1147395A JP H08203876 A JPH08203876 A JP H08203876A
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Abstract
(57)【要約】
【目的】 デバイスの信頼性を向上させ、製造工程を簡
単にする。 【構成】 シリコン基板５１上にＡｌ配線５２を形成し
た後、ＣＶＤ法により、ＰＥ−ＴＥＯＳ膜５３を形成す
る。感光性樹脂組成物である感光性ＳＯＧ膜５４を回転
塗布する。ＳＯＧ膜５４をＫｒＦエキシマステッパで光
照射し、ベーキングする。次に、現像、リンスして、ポ
ストペーキングて、ホールパターン５５を形成する。Ｃ
ＶＤ法により、ＰＥ−ＴＥＯＳ膜５８を形成する。全面
をＰＥ−ＴＥＯＳ膜５６を異方性エッチングによりエッ
チバックして、ビヤホール５８を開口して、Ａｌ配線５
２を露出する。ＣＶＤより、バリアメタル層として、Ｔ
ｉＮ５９を形成する。バイアススパッタ法により、膜厚
０．６μｍのＡｌ電極６０を形成する。
単にする。 【構成】 シリコン基板５１上にＡｌ配線５２を形成し
た後、ＣＶＤ法により、ＰＥ−ＴＥＯＳ膜５３を形成す
る。感光性樹脂組成物である感光性ＳＯＧ膜５４を回転
塗布する。ＳＯＧ膜５４をＫｒＦエキシマステッパで光
照射し、ベーキングする。次に、現像、リンスして、ポ
ストペーキングて、ホールパターン５５を形成する。Ｃ
ＶＤ法により、ＰＥ−ＴＥＯＳ膜５８を形成する。全面
をＰＥ−ＴＥＯＳ膜５６を異方性エッチングによりエッ
チバックして、ビヤホール５８を開口して、Ａｌ配線５
２を露出する。ＣＶＤより、バリアメタル層として、Ｔ
ｉＮ５９を形成する。バイアススパッタ法により、膜厚
０．６μｍのＡｌ電極６０を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置などの製造
で用いられるコンタクトホールやスルーホールの開口技
術に関するものであり、特に露光装置の解像限界以下の
微細領域にまで適用可能な絶縁膜のパターン形成方法に
関するものである。
で用いられるコンタクトホールやスルーホールの開口技
術に関するものであり、特に露光装置の解像限界以下の
微細領域にまで適用可能な絶縁膜のパターン形成方法に
関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；特開平５−１７７０６９号−公報 文献２；特開平５−２９２４７号−公報 近年、半導体装置の高速化、高集積化に伴い、配線の多
層化が進んでいる。そのため、基板上の段差を絶縁膜に
よって平坦化し、リソグラフィマージンを広げる手法や
絶縁膜に微細コンタクトを形成する手法の開発が必要に
なってきている。塗布ガラス（以下、ＳＯＧ（Spin-On-
Glass)と呼ぶ) は、段差被膜性及び平坦化能力に優れる
ため絶縁膜材料としてしばしば用いられるが、コンタク
トホールの側壁にＳＯＧ膜が露出すると、ＳＯＧ膜中の
微量の水分や有機物が原因とみられるコンタクト不良な
どデバイスの信頼性を低下させる場合がある。このよう
なプロセスの一つとして例えば、前記文献１に記載され
た技術がある。
例えば、次のような文献に記載されるものがあった。 文献１；特開平５−１７７０６９号−公報 文献２；特開平５−２９２４７号−公報 近年、半導体装置の高速化、高集積化に伴い、配線の多
層化が進んでいる。そのため、基板上の段差を絶縁膜に
よって平坦化し、リソグラフィマージンを広げる手法や
絶縁膜に微細コンタクトを形成する手法の開発が必要に
なってきている。塗布ガラス（以下、ＳＯＧ（Spin-On-
Glass)と呼ぶ) は、段差被膜性及び平坦化能力に優れる
ため絶縁膜材料としてしばしば用いられるが、コンタク
トホールの側壁にＳＯＧ膜が露出すると、ＳＯＧ膜中の
微量の水分や有機物が原因とみられるコンタクト不良な
どデバイスの信頼性を低下させる場合がある。このよう
なプロセスの一つとして例えば、前記文献１に記載され
た技術がある。
【０００３】図２（ａ）〜（ｇ）は、前記文献１に記載
された従来のパターン形成方法を示す工程図である。ま
ず、図２（ａ）に示すように、基板１上に電極配線２を
形成する。次に、図２（ｂ）に示すように、ＣＶＤ法に
よりＳｉＯ2 膜３を全面に形成する。その後、図２
（ｃ）に示すように、ＳＯＧ膜４を塗布・形成する。次
に、図２（ｄ）に示すように、ＣＶＤ法によりＰＳＧ
（Phosphosicate Glass 、リン酸ガラス）５を形成す
る。その後、図２（ｅ）に示すように、フォトリソグラ
フィにより、ＰＳＧ膜５のエッチングのマスクとなるレ
ジストパターン６を形成する。次に、図２（ｆ）に示す
ように、レジストパターン６をマスクとして、ＰＳＧ膜
５、ＳＯＧ膜４、ＳｉＯ2 膜３に開口パターン７を形成
した後、レジストパターン６を除去する。次に、図２
（ｇ）に示すように、ホール側壁に露出したＳＯＧ膜４
をＰＳＧ膜５で覆うために、ＰＳＧ膜５の表面をアルゴ
ンイオン（Ａｒ+ ）でスパッタエッチングする。これに
より、スパッタされたＰＳＧ膜５がホール側壁に堆積さ
れてＳＯＧ膜４を覆ってしまう。
された従来のパターン形成方法を示す工程図である。ま
ず、図２（ａ）に示すように、基板１上に電極配線２を
形成する。次に、図２（ｂ）に示すように、ＣＶＤ法に
よりＳｉＯ2 膜３を全面に形成する。その後、図２
（ｃ）に示すように、ＳＯＧ膜４を塗布・形成する。次
に、図２（ｄ）に示すように、ＣＶＤ法によりＰＳＧ
（Phosphosicate Glass 、リン酸ガラス）５を形成す
る。その後、図２（ｅ）に示すように、フォトリソグラ
フィにより、ＰＳＧ膜５のエッチングのマスクとなるレ
ジストパターン６を形成する。次に、図２（ｆ）に示す
ように、レジストパターン６をマスクとして、ＰＳＧ膜
５、ＳＯＧ膜４、ＳｉＯ2 膜３に開口パターン７を形成
した後、レジストパターン６を除去する。次に、図２
（ｇ）に示すように、ホール側壁に露出したＳＯＧ膜４
をＰＳＧ膜５で覆うために、ＰＳＧ膜５の表面をアルゴ
ンイオン（Ａｒ+ ）でスパッタエッチングする。これに
より、スパッタされたＰＳＧ膜５がホール側壁に堆積さ
れてＳＯＧ膜４を覆ってしまう。
【０００４】また、前記文献２に記載されている技術も
ある。図３（ａ）〜（ｅ）は、前記文献２に記載された
従来のパターン形成方法を示す工程図である。まず、図
３（ａ）に示すように、Ｐ型基板１１上にゲート絶縁膜
１２、ゲート電極１３を形成した後、低濃度拡散層、サ
イドウォールを形成する。次に、高濃度拡散層１４を形
成した後、ＳｉＯ2 膜１５、ポリシリコン膜１６、Ｓｉ
3 Ｎ4膜１７、ポリシリンコン膜１８、ＳｉＯ2 膜１
９、Ｓｉ3 Ｎ4 膜２０を順次形成する。次に、図３
（ｂ）に示すように、高濃度拡散層１４にコンタクトを
形成するために、ＰＳＧ膜２１を形成する。その後、図
３（ｃ）に示すように、ＰＳＧ膜２１上にフォトリソグ
ラフィによりレジストパターン２２を形成し、これをマ
スクとして、フッ酸を用いて、ＰＳＧ膜２１を等方的に
ウェットエッチングして空洞２３を作る。次に、図３
（ｄ）に示すように、レジストパターン２２の開口部を
通してリン酸でウェットエッチングによりＳｉＮ4 膜２
０を開口し、さらにＳｉＯ2 膜１９、ＳｉＮ4 膜１７、
ＳｉＯ2 膜１５、ゲート酸化膜１２を順次エッチングし
て、コンタクトホール２４を開口して、高濃度拡散層１
４を露出する。その後、図３（ｅ）に示すように、レジ
ストパターン２２を剥離した後、Ａｌ配線２５を行う。
この方法では、ＰＳＧ膜２１の等方的エッチングとレジ
ストパターン２２の上面規制のエッチングにより、Ａｌ
配線２３のカバレッジが良くなるようにコンタクトホー
ル２４を形成できる。
ある。図３（ａ）〜（ｅ）は、前記文献２に記載された
従来のパターン形成方法を示す工程図である。まず、図
３（ａ）に示すように、Ｐ型基板１１上にゲート絶縁膜
１２、ゲート電極１３を形成した後、低濃度拡散層、サ
イドウォールを形成する。次に、高濃度拡散層１４を形
成した後、ＳｉＯ2 膜１５、ポリシリコン膜１６、Ｓｉ
3 Ｎ4膜１７、ポリシリンコン膜１８、ＳｉＯ2 膜１
９、Ｓｉ3 Ｎ4 膜２０を順次形成する。次に、図３
（ｂ）に示すように、高濃度拡散層１４にコンタクトを
形成するために、ＰＳＧ膜２１を形成する。その後、図
３（ｃ）に示すように、ＰＳＧ膜２１上にフォトリソグ
ラフィによりレジストパターン２２を形成し、これをマ
スクとして、フッ酸を用いて、ＰＳＧ膜２１を等方的に
ウェットエッチングして空洞２３を作る。次に、図３
（ｄ）に示すように、レジストパターン２２の開口部を
通してリン酸でウェットエッチングによりＳｉＮ4 膜２
０を開口し、さらにＳｉＯ2 膜１９、ＳｉＮ4 膜１７、
ＳｉＯ2 膜１５、ゲート酸化膜１２を順次エッチングし
て、コンタクトホール２４を開口して、高濃度拡散層１
４を露出する。その後、図３（ｅ）に示すように、レジ
ストパターン２２を剥離した後、Ａｌ配線２５を行う。
この方法では、ＰＳＧ膜２１の等方的エッチングとレジ
ストパターン２２の上面規制のエッチングにより、Ａｌ
配線２３のカバレッジが良くなるようにコンタクトホー
ル２４を形成できる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
パターン形成方法においては、次のような課題（ａ）〜
（ｃ）があった。 （ａ）前記文献１による方法では、Ａｒ+ スパッタによ
ってホール７の側壁にＰＳＧ膜５を堆積するとしている
が、これは物理的方法であるから必ずしもホール７の側
壁にのみ選択的に付くとは限らず、ホールのアスペクト
比によってはホール底部にも堆積することが十分考えら
れる。このような場合には、メタルを埋め込む際のコン
タクト不良という重大な支障となる。また、微細なホー
ル７の場合には、側壁の上部から底部まで必要十分な膜
厚のＰＳＧ膜５が付かないか、あるいは全くつかないこ
とも予想される。また、工程数も６工程あり、煩雑なプ
ロセスとなりデバイスのコスト上昇や歩留まり低下の要
因となり易い。 （ｂ）前記文献２による方法では、レジストパターン２
２の開口部を通して、ウエットエッチング及びドライエ
ッチングを行っているが、微細コンタクトホール２４を
形成しようとするとレジストパターン２２の開口部が小
さくなるためにウェットエッチング液のＰＳＧ膜２１へ
の供給、純水置換などが不十分になり易いという問題点
がある。また、ドライエッチングも狭いレジストパター
ン２２の開口部と空洞部２３を通して行うので、ドライ
エッチングの際にレジストパターン２２のエッチングに
よりコンタクト径が大きくなり、寸法変換差を生じ易い
という問題点がある。 （ｃ）さらに今後の微細化によってコンタクトホールな
どのリソグラフィマージシンは極めて狭くなることが予
想されるが、前述した二つの従来技術はこのような状況
への対応が極めて困難と予想される。よって、これらの
従来技術よりも簡便で、信頼性が高く、また微細化に容
易に対応できる新規なパターン形成方法の開発が必要と
されている。
パターン形成方法においては、次のような課題（ａ）〜
（ｃ）があった。 （ａ）前記文献１による方法では、Ａｒ+ スパッタによ
ってホール７の側壁にＰＳＧ膜５を堆積するとしている
が、これは物理的方法であるから必ずしもホール７の側
壁にのみ選択的に付くとは限らず、ホールのアスペクト
比によってはホール底部にも堆積することが十分考えら
れる。このような場合には、メタルを埋め込む際のコン
タクト不良という重大な支障となる。また、微細なホー
ル７の場合には、側壁の上部から底部まで必要十分な膜
厚のＰＳＧ膜５が付かないか、あるいは全くつかないこ
とも予想される。また、工程数も６工程あり、煩雑なプ
ロセスとなりデバイスのコスト上昇や歩留まり低下の要
因となり易い。 （ｂ）前記文献２による方法では、レジストパターン２
２の開口部を通して、ウエットエッチング及びドライエ
ッチングを行っているが、微細コンタクトホール２４を
形成しようとするとレジストパターン２２の開口部が小
さくなるためにウェットエッチング液のＰＳＧ膜２１へ
の供給、純水置換などが不十分になり易いという問題点
がある。また、ドライエッチングも狭いレジストパター
ン２２の開口部と空洞部２３を通して行うので、ドライ
エッチングの際にレジストパターン２２のエッチングに
よりコンタクト径が大きくなり、寸法変換差を生じ易い
という問題点がある。 （ｃ）さらに今後の微細化によってコンタクトホールな
どのリソグラフィマージシンは極めて狭くなることが予
想されるが、前述した二つの従来技術はこのような状況
への対応が極めて困難と予想される。よって、これらの
従来技術よりも簡便で、信頼性が高く、また微細化に容
易に対応できる新規なパターン形成方法の開発が必要と
されている。
【０００６】
【課題を解決するための手段】第１及び第２の発明のパ
ターン形成方法は、前記課題を解決するために、素子領
域と電極配線とが形成された基板上にＳＯＧ膜にホール
を開口して、ホール開口領域のＳＯＧ膜の側壁を覆うよ
うに絶縁膜を形成する。そして、素子領域又は配線領域
が露出するまで絶縁膜を異方性エッチングによりエッチ
バックして、ホールパターンを形成する。
ターン形成方法は、前記課題を解決するために、素子領
域と電極配線とが形成された基板上にＳＯＧ膜にホール
を開口して、ホール開口領域のＳＯＧ膜の側壁を覆うよ
うに絶縁膜を形成する。そして、素子領域又は配線領域
が露出するまで絶縁膜を異方性エッチングによりエッチ
バックして、ホールパターンを形成する。
【０００７】
【作用】第１及び第２の発明によれば、以上のようにパ
ターン形成方法を構成したので、ホール開口領域のＳＯ
Ｇ膜の側壁を覆うように絶縁膜を全面に形成する。この
絶縁膜を素子領域又は電極配線が露出するまで、異方性
エッチングによりエッチバックする。このエッチングの
異方性により、ＳＯＧ膜の側壁の絶縁膜がエッチングさ
れることがないので、ホールパターンのＳＯＧ膜の側壁
は絶縁膜に覆われたままである。また、ホールパターン
の径は、絶縁膜の膜厚により制御される。従って、前記
課題を解決できるのである。
ターン形成方法を構成したので、ホール開口領域のＳＯ
Ｇ膜の側壁を覆うように絶縁膜を全面に形成する。この
絶縁膜を素子領域又は電極配線が露出するまで、異方性
エッチングによりエッチバックする。このエッチングの
異方性により、ＳＯＧ膜の側壁の絶縁膜がエッチングさ
れることがないので、ホールパターンのＳＯＧ膜の側壁
は絶縁膜に覆われたままである。また、ホールパターン
の径は、絶縁膜の膜厚により制御される。従って、前記
課題を解決できるのである。
【０００８】
【実施例】第１の実施例 図１（ａ）〜（ｇ）は、本発明の第１の実施例のパター
ン形成方法を示す工程図である。以下、図１（ａ）〜
（ｇ）を参照しつつ本発明の実施例のパターン形成方法
の説明をする。 （１） 図１（ａ）の工程 素子間分離法、イオン注入法などにより素子領域が形成
されたシリコン基板５１を用意する。このシリコン基板
５１上にＣＶＤ法、スパッタ法、及びフォトリソグラフ
ィによりＴｉＮ／Ａｌ／ＴｉＮ構造の配線幅０．６μｍ
の第１層のＡｌ配線５２を形成する。 （２） 図１（ｂ）の工程 ＣＶＤ法により、ＴＥＯＳ（tetraethyl orthosilicat
e) ４００ｓｃｃｍ、Ｏ2 ４００ｓｃｃｍ、圧力９
Ｐａ、パワー４００Ｗの条件で膜厚０．２μｍのＰＥ−
ＴＥＯＳ膜（Plasma Enhanced TEOS）５３を形成する。
ン形成方法を示す工程図である。以下、図１（ａ）〜
（ｇ）を参照しつつ本発明の実施例のパターン形成方法
の説明をする。 （１） 図１（ａ）の工程 素子間分離法、イオン注入法などにより素子領域が形成
されたシリコン基板５１を用意する。このシリコン基板
５１上にＣＶＤ法、スパッタ法、及びフォトリソグラフ
ィによりＴｉＮ／Ａｌ／ＴｉＮ構造の配線幅０．６μｍ
の第１層のＡｌ配線５２を形成する。 （２） 図１（ｂ）の工程 ＣＶＤ法により、ＴＥＯＳ（tetraethyl orthosilicat
e) ４００ｓｃｃｍ、Ｏ2 ４００ｓｃｃｍ、圧力９
Ｐａ、パワー４００Ｗの条件で膜厚０．２μｍのＰＥ−
ＴＥＯＳ膜（Plasma Enhanced TEOS）５３を形成する。
【０００９】（３） 図１（ｃ）の工程 ポリ（ジ−ｔ−ブトキシシロキシサン（組成：（−Ｓｉ
−Ｏ−）n と二つのＯＣ4 Ｈ9 との結合））と微量のト
リフェニルスルホニウムトリフラート（組成：Ｓ+ ＣＦ
3 ＳＯ3 と三つのベンゼン環との結合）からなる感光性
樹脂組成物である感光性ＳＯＧ膜５４を回転塗布して、
膜厚０．６μｍに形成する。この感光性樹脂組成物は、
光または電子線を照射して加熱すると、トリフェニルス
ルホニウムトリフラートが触媒としてジ−ｔ−プトキシ
シロサンに対して働いて、露光部分がＳｉＯ2 に変化す
る物質である。ＳＯＧ膜５４をＫｒＦエキシマステッパ
（ＮＡ０．３５、１／５縮小）を用いて、露光量１０ｍ
Ｊ／ｃｍ2 で光照射し、１００℃／２ｍｉｎベーキング
する。次に、アニソールで現像、キシレンでリンスし、
２００℃／１０ｍｉｎポストペーキングする。このよう
にして、Ａｌ配線５２上にＰＥ−ＴＥＯＳ膜５３を介し
て、口径０．８μｍのホール５５を開口する。
−Ｏ−）n と二つのＯＣ4 Ｈ9 との結合））と微量のト
リフェニルスルホニウムトリフラート（組成：Ｓ+ ＣＦ
3 ＳＯ3 と三つのベンゼン環との結合）からなる感光性
樹脂組成物である感光性ＳＯＧ膜５４を回転塗布して、
膜厚０．６μｍに形成する。この感光性樹脂組成物は、
光または電子線を照射して加熱すると、トリフェニルス
ルホニウムトリフラートが触媒としてジ−ｔ−プトキシ
シロサンに対して働いて、露光部分がＳｉＯ2 に変化す
る物質である。ＳＯＧ膜５４をＫｒＦエキシマステッパ
（ＮＡ０．３５、１／５縮小）を用いて、露光量１０ｍ
Ｊ／ｃｍ2 で光照射し、１００℃／２ｍｉｎベーキング
する。次に、アニソールで現像、キシレンでリンスし、
２００℃／１０ｍｉｎポストペーキングする。このよう
にして、Ａｌ配線５２上にＰＥ−ＴＥＯＳ膜５３を介し
て、口径０．８μｍのホール５５を開口する。
【００１０】（４） 図１（ｄ）の工程 ＣＶＤ法により、ＴＥＯＳ ４００ｓｃｃｍ、Ｏ2 ４
００ｓｃｃｍ、圧力９Ｐａ、パワー４００Ｗの条件で膜
厚０．４μｍのＰＥ−ＴＥＯＳ膜５８を形成する。この
時、ＳＯＧ膜５４のホールの開口部５７の口径は０．４
μｍとなる。つまり、ＳＯＧ膜５４の側壁に０．２μｍ
のＰＥ−ＴＥＯＳ膜５８が堆積する。 （５） 図１（ｅ）の工程 全面をエッチングガスＣＨＦ3 、圧力１．０Ｐａの低圧
で、ＰＥ−ＴＥＯＳ膜５６を異方性エッチングによりエ
ッチバックして、ホールパターンとしてのビヤホール５
８を開口して、Ａｌ配線５２を露出する。この時、ＳＯ
Ｇ膜５４の側壁のＰＥ−ＴＥＯＳ膜５６は、異方性エッ
チングによるためにエッチングされず、ＳＯＧ膜５４の
側壁は、ＰＥ−ＴＥＯＳ５６に被膜されたままである。 （６） 図１（ｆ）の工程 ＣＶＤ法により、アルミニウムのスパイク防止のために
バリアメタル層として、膜厚０．１μｍのＴｉＮ５９を
形成する。
００ｓｃｃｍ、圧力９Ｐａ、パワー４００Ｗの条件で膜
厚０．４μｍのＰＥ−ＴＥＯＳ膜５８を形成する。この
時、ＳＯＧ膜５４のホールの開口部５７の口径は０．４
μｍとなる。つまり、ＳＯＧ膜５４の側壁に０．２μｍ
のＰＥ−ＴＥＯＳ膜５８が堆積する。 （５） 図１（ｅ）の工程 全面をエッチングガスＣＨＦ3 、圧力１．０Ｐａの低圧
で、ＰＥ−ＴＥＯＳ膜５６を異方性エッチングによりエ
ッチバックして、ホールパターンとしてのビヤホール５
８を開口して、Ａｌ配線５２を露出する。この時、ＳＯ
Ｇ膜５４の側壁のＰＥ−ＴＥＯＳ膜５６は、異方性エッ
チングによるためにエッチングされず、ＳＯＧ膜５４の
側壁は、ＰＥ−ＴＥＯＳ５６に被膜されたままである。 （６） 図１（ｆ）の工程 ＣＶＤ法により、アルミニウムのスパイク防止のために
バリアメタル層として、膜厚０．１μｍのＴｉＮ５９を
形成する。
【００１１】（７） 図１（ｇ）の工程 バイアススパッタ法により、膜厚０．６μｍのＡｌ６０
を形成する。以上のように、本実施例では、以下の利点
（ａ）〜（ｄ）がある。 （ａ）シリコン基板５１上に絶縁膜５３を形成する工程
からビヤホール５８の開口まで４工程と少なく済むこと
である。これは、感光性ＳＯＧ膜５４を用いたことと、
この感光性ＳＯＧ膜５４のパターンにＣＶＤ−ＳｉＯ2
（ＰＥ−ＴＥＯＳ）膜５６を被せてエッチバックと同時
にビヤホール５８の開口を完了させる手法を併用するこ
とによって可能になった。これによって、製造コストの
低減と歩留まりの向上が期待できる。 （ｂ）感光性ＳＯＧパターン５４をＣＶＤ膜５６でコン
フォーマルに覆うことから、エッチバックによりビヤホ
ール５８の開口工程中は勿論のこと、開口を完了した構
造においてもＳＯＧ膜５４が露出することはない。その
ため、ＳＯＧ膜５４の露出によるデバイスの信頼性の低
下を防止することができる。 （ｃ）ビヤ開口のためのフォトリソグラフィに対する寸
法的な厳しさが緩和される。すなわち、リソグラフィに
よって開口したホール５５を次工程であるＰＥ−ＴＥＯ
Ｓ ＣＶＤとドライエッチングにより自己整合的に縮小
できるので、フォトリソグラフィでは比較的大きなホー
ルパターン５５を形成すればよいことになる。特に、焦
点深度の点で有利になる。 （ｄ）最終的なビヤ径はＰＥ−ＴＥＯＳ５６の膜厚によ
り正確に制御・縮小できる。このため用いたステッパの
解像限界以下のビヤホール５８の開口も可能となる。
を形成する。以上のように、本実施例では、以下の利点
（ａ）〜（ｄ）がある。 （ａ）シリコン基板５１上に絶縁膜５３を形成する工程
からビヤホール５８の開口まで４工程と少なく済むこと
である。これは、感光性ＳＯＧ膜５４を用いたことと、
この感光性ＳＯＧ膜５４のパターンにＣＶＤ−ＳｉＯ2
（ＰＥ−ＴＥＯＳ）膜５６を被せてエッチバックと同時
にビヤホール５８の開口を完了させる手法を併用するこ
とによって可能になった。これによって、製造コストの
低減と歩留まりの向上が期待できる。 （ｂ）感光性ＳＯＧパターン５４をＣＶＤ膜５６でコン
フォーマルに覆うことから、エッチバックによりビヤホ
ール５８の開口工程中は勿論のこと、開口を完了した構
造においてもＳＯＧ膜５４が露出することはない。その
ため、ＳＯＧ膜５４の露出によるデバイスの信頼性の低
下を防止することができる。 （ｃ）ビヤ開口のためのフォトリソグラフィに対する寸
法的な厳しさが緩和される。すなわち、リソグラフィに
よって開口したホール５５を次工程であるＰＥ−ＴＥＯ
Ｓ ＣＶＤとドライエッチングにより自己整合的に縮小
できるので、フォトリソグラフィでは比較的大きなホー
ルパターン５５を形成すればよいことになる。特に、焦
点深度の点で有利になる。 （ｄ）最終的なビヤ径はＰＥ−ＴＥＯＳ５６の膜厚によ
り正確に制御・縮小できる。このため用いたステッパの
解像限界以下のビヤホール５８の開口も可能となる。
【００１２】第２の実施例 図４（ａ）〜（ｄ）は、本発明の第２の実施例のパター
ン形成方法を示す工程図である。以下、図４（ａ）〜
（ｄ）を参照しつつ、本発明の第２の実施例のパターン
形成方法の説明をする。 （１） 図４（ａ）の工程 Ｐ型シリコン基板１０１に、素子領域を分離するために
素子分離法によりフィールド酸化膜１０２、熱酸化法に
よりゲート酸化膜１０３を形成する。その後、ＣＶＤ法
及びフォトリソグラフィによりゲート電極１０４を形成
し、ゲート電極１０４をマスクとして自己整合的に低濃
度拡散層を形成する。次に、ＣＶＤ法及び異方性エッチ
ングによりゲート電極１０４の側壁にサイドウォール１
０５を形成して、このサイドウォール１０５をマスクと
して自己整合的に高濃度拡散層１０６を形成して、ゲー
ト電極１０４下のシリコン基板１０１、低濃度拡散層及
び高濃度拡散領域１０６を素子領域とする。その後、Ｓ
ｉＯ2 膜１０７、ポリシリコン膜１０８、Ｓｉ3 Ｎ4 膜
１０９、ポリシリコン膜１１０、ＳｉＯ2 膜１１１、Ｓ
ｉ3 Ｎ4 １１２を順次形成する。
ン形成方法を示す工程図である。以下、図４（ａ）〜
（ｄ）を参照しつつ、本発明の第２の実施例のパターン
形成方法の説明をする。 （１） 図４（ａ）の工程 Ｐ型シリコン基板１０１に、素子領域を分離するために
素子分離法によりフィールド酸化膜１０２、熱酸化法に
よりゲート酸化膜１０３を形成する。その後、ＣＶＤ法
及びフォトリソグラフィによりゲート電極１０４を形成
し、ゲート電極１０４をマスクとして自己整合的に低濃
度拡散層を形成する。次に、ＣＶＤ法及び異方性エッチ
ングによりゲート電極１０４の側壁にサイドウォール１
０５を形成して、このサイドウォール１０５をマスクと
して自己整合的に高濃度拡散層１０６を形成して、ゲー
ト電極１０４下のシリコン基板１０１、低濃度拡散層及
び高濃度拡散領域１０６を素子領域とする。その後、Ｓ
ｉＯ2 膜１０７、ポリシリコン膜１０８、Ｓｉ3 Ｎ4 膜
１０９、ポリシリコン膜１１０、ＳｉＯ2 膜１１１、Ｓ
ｉ3 Ｎ4 １１２を順次形成する。
【００１３】（２） 図４（ｂ）の工程 感光性のないＳＯＧ膜としてのＯＣＤ−Ｔ７（東京応化
製）に光酸発生剤であるトリフェニルスルホニウムトリ
フラートを添加した感光性ＳＯＧ膜１１３を回転塗布し
て、膜厚０．６μｍに形成する。ＳＯＧ膜１１３をＫｒ
Ｆエキシマステッパ（ＮＡ０．３５、１／５縮小）を用
いて、露光量５ｍＪ／ｃｍ2 で光照射し、１００℃／２
ｍｉｎベーキングする。次に、アニソールで現像、イソ
プロピルアルコールでリンスし、２００℃／１０ｍｉｎ
ポストヘーキングする。このようにして、口径０．８μ
ｍのホール１１４を開口する。 （３） 図４（ｃ）の工程 ＣＶＤ法により、ＴＥＯＳ ４００ｓｃｃｍ、ＰＯＣｌ
3 １００ｓｃｃｍ、Ｏ2 ４００ｓｃｃｍ、圧力９Ｐ
ａ、パワー４００Ｗの条件で膜厚０．４μｍのＰＳＧ膜
１１５を形成する。この時、ＳＯＧ膜１１３のホールの
開口部１１６の口径は０．３５μｍとなる。 （４） 図４（ｄ）の工程 全面をエッチングガスＣＦ4 ／ＣＨＦ3 により、ＰＳＧ
膜１１５、Ｓｉ3 Ｎ4膜１１２、ＳｉＯ2 膜１１１、Ｓ
ｉ3 Ｎ4 膜１０９、ＳｉＯ2 １０７を異方性エッチング
によりエッチバックして、ホールパターンであるコンタ
クトホール１１６を開口する。
製）に光酸発生剤であるトリフェニルスルホニウムトリ
フラートを添加した感光性ＳＯＧ膜１１３を回転塗布し
て、膜厚０．６μｍに形成する。ＳＯＧ膜１１３をＫｒ
Ｆエキシマステッパ（ＮＡ０．３５、１／５縮小）を用
いて、露光量５ｍＪ／ｃｍ2 で光照射し、１００℃／２
ｍｉｎベーキングする。次に、アニソールで現像、イソ
プロピルアルコールでリンスし、２００℃／１０ｍｉｎ
ポストヘーキングする。このようにして、口径０．８μ
ｍのホール１１４を開口する。 （３） 図４（ｃ）の工程 ＣＶＤ法により、ＴＥＯＳ ４００ｓｃｃｍ、ＰＯＣｌ
3 １００ｓｃｃｍ、Ｏ2 ４００ｓｃｃｍ、圧力９Ｐ
ａ、パワー４００Ｗの条件で膜厚０．４μｍのＰＳＧ膜
１１５を形成する。この時、ＳＯＧ膜１１３のホールの
開口部１１６の口径は０．３５μｍとなる。 （４） 図４（ｄ）の工程 全面をエッチングガスＣＦ4 ／ＣＨＦ3 により、ＰＳＧ
膜１１５、Ｓｉ3 Ｎ4膜１１２、ＳｉＯ2 膜１１１、Ｓ
ｉ3 Ｎ4 膜１０９、ＳｉＯ2 １０７を異方性エッチング
によりエッチバックして、ホールパターンであるコンタ
クトホール１１６を開口する。
【００１４】以上説明したように、本第２の実施例で
は、以下の利点（ａ）〜（ｃ）がある。 （ａ）シリコン基板１０１上に絶縁膜１１２を形成する
工程からビヤホール１１６の開口まで３工程と少なく済
むことである。これは、感光性ＳＯＧ膜１１３を用いた
ことと、この感光性ＳＯＧ膜１１３のパターンにＣＶＤ
−ＳｉＯ2 （ＰＳＧ）膜１１５を被せてエッチバックと
同時にビヤホール１１７の開口を完了させる手法を併用
することによって可能になった。これによって、製造コ
ストの低減と歩留まりの向上が期待できる。 （ｂ）感光性ＳＯＧパターン１１３をＣＶＤ膜１１５で
覆うことから、エッチバックによりコンタクトホール１
１７の開口工程中は勿論のこと、開口を完了した構造に
おいてもＳＯＧ膜１１３が露出することはない。そのた
め、ＳＯＧ膜１１３の露出によるデバイスの信頼性の低
下を防止することができる。 （ｃ）最終的なコンタクト径はＰＳＧ膜１１５の膜厚で
自己整合的に制御・縮小できるので、その分コンタクト
ホール１１７の開口のためのフォトリソグラフィに対す
る寸法的な厳しさが緩和されることである。実際、本実
施例で使用したステッパと感光性ＳＯＧの組み合わせに
よるホールパターンの解像限界は０．５μｍであるの
で、これに比べて０．１５μｍも小さいホールパターン
１１７を形成することが出来る。 なお、本発明は、上記実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。本実施例では、ＳＯＧ膜に感光性ＳＯＧを用
いた例を説明したが、感光性のないＳＯＧ膜を塗布形成
しておき、これをフォトリソグラフィによりパターニン
グしする。そして、その後、ＣＶＤ ＳｉＯ2 、ＣＶＤ
ＳｉＯ2 のエッチバックすることによりビヤホールを
形成しても第１の実施例の（ｂ）〜（ｄ）と同様の利点
がある。
は、以下の利点（ａ）〜（ｃ）がある。 （ａ）シリコン基板１０１上に絶縁膜１１２を形成する
工程からビヤホール１１６の開口まで３工程と少なく済
むことである。これは、感光性ＳＯＧ膜１１３を用いた
ことと、この感光性ＳＯＧ膜１１３のパターンにＣＶＤ
−ＳｉＯ2 （ＰＳＧ）膜１１５を被せてエッチバックと
同時にビヤホール１１７の開口を完了させる手法を併用
することによって可能になった。これによって、製造コ
ストの低減と歩留まりの向上が期待できる。 （ｂ）感光性ＳＯＧパターン１１３をＣＶＤ膜１１５で
覆うことから、エッチバックによりコンタクトホール１
１７の開口工程中は勿論のこと、開口を完了した構造に
おいてもＳＯＧ膜１１３が露出することはない。そのた
め、ＳＯＧ膜１１３の露出によるデバイスの信頼性の低
下を防止することができる。 （ｃ）最終的なコンタクト径はＰＳＧ膜１１５の膜厚で
自己整合的に制御・縮小できるので、その分コンタクト
ホール１１７の開口のためのフォトリソグラフィに対す
る寸法的な厳しさが緩和されることである。実際、本実
施例で使用したステッパと感光性ＳＯＧの組み合わせに
よるホールパターンの解像限界は０．５μｍであるの
で、これに比べて０．１５μｍも小さいホールパターン
１１７を形成することが出来る。 なお、本発明は、上記実施例に限定されず種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。本実施例では、ＳＯＧ膜に感光性ＳＯＧを用
いた例を説明したが、感光性のないＳＯＧ膜を塗布形成
しておき、これをフォトリソグラフィによりパターニン
グしする。そして、その後、ＣＶＤ ＳｉＯ2 、ＣＶＤ
ＳｉＯ2 のエッチバックすることによりビヤホールを
形成しても第１の実施例の（ｂ）〜（ｄ）と同様の利点
がある。
【００１５】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、ＳＯＧ膜をリソゾラフィによりホー
ルを形成して、ホールの絶縁膜による被膜、絶縁膜の異
方性エッチングによるエッチバックするので、ＳＯＧ膜
が絶縁膜に被膜された状態でホールパターンが形成でき
る。そのため、ＳＯＧ膜の露出による配線などの不具合
が発生しないので、信頼性が向上する。そのうえ、絶縁
膜のエッチバックによりホールパターンを形成するの
で、リソグラフィの解像限界よりも小さいホールパター
ンを形成することができる。
２の発明によれば、ＳＯＧ膜をリソゾラフィによりホー
ルを形成して、ホールの絶縁膜による被膜、絶縁膜の異
方性エッチングによるエッチバックするので、ＳＯＧ膜
が絶縁膜に被膜された状態でホールパターンが形成でき
る。そのため、ＳＯＧ膜の露出による配線などの不具合
が発生しないので、信頼性が向上する。そのうえ、絶縁
膜のエッチバックによりホールパターンを形成するの
で、リソグラフィの解像限界よりも小さいホールパター
ンを形成することができる。
【図１】本発明の第１の実施例のパターン形成方法を示
す工程図である。
す工程図である。
【図２】従来のパターン形成方法を示す工程図である。
【図３】従来のパターン形成方法を示す工程図である。
【図４】本発明の第２の実施例のパターン形成方法を示
す工程図である。
す工程図である。
５１，１０１ シリコン基板 ５２ Ａｌ電極 ５３ ＰＥ−ＴＥＯＳ膜 ５４，１１３ 感光性ＳＯＧ膜 ５５，１１４ ホール ５６ ＰＥ−ＴＥＯＳ膜 ５８ ビヤホール １０６ 高濃度拡散層 １１５ ＰＳＧ膜 １１７ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ｓ
Claims (2)
- 【請求項１】 素子領域と電極配線とが形成された基板
上にＳＯＧ膜を形成成する工程と、 前記ＳＯＧ膜上にレジストパターンを形成する工程と、 前記レジストパターンをマスクとして、前記ＳＯＧ膜に
ホールを開口する工程と、 前記レジストパターンを除去する工程と、 前記ＳＯＧ膜の側壁を覆うように、全面に絶縁膜を形成
する工程と、 前記ＳＯＧ膜の前記ホール開口領域を前記素子領域又は
前記電極配線が露出するまで異方的に前記絶縁膜をエッ
チバックしてホールパターン形成工程とを、 順に施すことを特徴とするパターン形成方法。 - 【請求項２】 素子領域と電極配線が形成された基板上
に感光性ＳＯＧ膜を塗布する工程と、 前記感光性ＳＯＧ膜にリソグラフィによりホールを開口
する工程と、 前記感光性ＳＯＧ膜の側壁を覆うように、全面に絶縁膜
を形成する工程と、 前記感光性ＳＯＧ膜の前記ホール開口領域を前記素子領
域又は前記電極配線が露出するまで異方的に前記絶縁膜
をエッチバックしてホールパターン形成工程とを、 順に施すことを特徴とするパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01147395A JP3665095B2 (ja) | 1995-01-27 | 1995-01-27 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01147395A JP3665095B2 (ja) | 1995-01-27 | 1995-01-27 | パターン形成方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08203876A true JPH08203876A (ja) | 1996-08-09 |
| JP3665095B2 JP3665095B2 (ja) | 2005-06-29 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01147395A Expired - Fee Related JP3665095B2 (ja) | 1995-01-27 | 1995-01-27 | パターン形成方法 |
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Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252533B1 (ko) * | 1996-12-30 | 2000-05-01 | 김영환 | 반도체 소자의 금속 배선 형성방법 |
| US6069400A (en) * | 1996-11-28 | 2000-05-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| US6174596B1 (en) * | 1997-02-13 | 2001-01-16 | Winbond Electronics Corp. | Process for fabricating dual damascene structure by applying an etch-differentiating technique on a light sensitive organic oxide layer |
| US6183942B1 (en) | 1999-04-15 | 2001-02-06 | Dongjin Semichem Co., Ltd. | Thinner composition for removing spin-on-glass and photoresist |
| JP2004046103A (ja) * | 2002-04-23 | 2004-02-12 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US6960786B2 (en) | 2002-05-13 | 2005-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US6992332B2 (en) | 2002-05-15 | 2006-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method for manufacturing the same |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US7148510B2 (en) | 2002-04-15 | 2006-12-12 | Semiconductor Energy Laboratory Co. Ltd. | Electronic apparatus having a protective circuit |
| US7242021B2 (en) | 2002-04-23 | 2007-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display element using semiconductor device |
| WO2010073425A1 (ja) * | 2008-12-24 | 2010-07-01 | シャープ株式会社 | 半導体装置及びその製造方法 |
| WO2013150707A1 (ja) * | 2012-04-04 | 2013-10-10 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
-
1995
- 1995-01-27 JP JP01147395A patent/JP3665095B2/ja not_active Expired - Fee Related
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| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10050065B2 (en) | 2002-04-09 | 2018-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US11101299B2 (en) | 2002-04-09 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10854642B2 (en) | 2002-04-09 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10700106B2 (en) | 2002-04-09 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10083995B2 (en) | 2002-04-09 | 2018-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
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| US9406806B2 (en) | 2002-04-09 | 2016-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9105727B2 (en) | 2002-04-09 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8946718B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8946717B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US7148510B2 (en) | 2002-04-15 | 2006-12-12 | Semiconductor Energy Laboratory Co. Ltd. | Electronic apparatus having a protective circuit |
| JP2004046103A (ja) * | 2002-04-23 | 2004-02-12 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US7242021B2 (en) | 2002-04-23 | 2007-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display element using semiconductor device |
| US9966390B2 (en) | 2002-05-13 | 2018-05-08 | Semicondutcor Energy Laboratory Co., LTD. | Display device |
| US9165991B2 (en) | 2002-05-13 | 2015-10-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US7554116B2 (en) | 2002-05-13 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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| US9508756B2 (en) | 2002-05-13 | 2016-11-29 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8927994B2 (en) | 2002-05-13 | 2015-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US7723179B2 (en) | 2002-05-15 | 2010-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and method for manufacturing the same |
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| US11422423B2 (en) | 2002-05-17 | 2022-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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