WO2010073425A1 - 半導体装置及びその製造方法 - Google Patents

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WO2010073425A1
WO2010073425A1 PCT/JP2009/003532 JP2009003532W WO2010073425A1 WO 2010073425 A1 WO2010073425 A1 WO 2010073425A1 JP 2009003532 W JP2009003532 W JP 2009003532W WO 2010073425 A1 WO2010073425 A1 WO 2010073425A1
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interlayer insulating
insulating film
contact hole
semiconductor device
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中澤淳
宮本光伸
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シャープ株式会社
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    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device

Definitions

  • the present invention relates to a semiconductor device applied to, for example, a liquid crystal display device and a manufacturing method thereof.
  • a TFT substrate thin film transistor
  • a TFT substrate is arranged opposite to the TFT substrate, and a color filter, a common electrode, and the like are formed.
  • a liquid crystal layer provided between the counter substrate and the TFT substrate.
  • FIG. 10 is an enlarged sectional view.
  • a lower gate electrode 102 On the glass substrate 101 constituting the TFT substrate 100, a lower gate electrode 102, a base coat layer 103, a semiconductor layer 104, and a gate insulating film 105 are stacked.
  • An upper gate electrode 106 made of a metal material is formed on the gate insulating film 105.
  • the upper gate electrode 106 is covered with a first interlayer insulating film 107 and a second interlayer insulating film 108.
  • a lower gate wiring 109, an upper gate wiring 110 and a drain wiring 111 are formed on the surface of the second interlayer insulating film 108.
  • FIG. 10 in the region where the upper gate electrode 106 having a large thickness is formed, the surface of the second interlayer insulating film 108 is greatly raised and a step is generated. For this reason, when patterning the upper layer gate wiring 110 and the like by photolithography, it is inevitable that the accuracy is lowered, and there is a possibility that a leakage defect or disconnection may occur in the wiring layer. For example, unnecessary wiring layers are difficult to remove completely at the corners of the periphery of the raised portion of the second interlayer insulating film 108, and the residue 112 may remain as shown in FIGS. The residue 112 induces a leak failure between the wirings.
  • FIG. 11 is a photograph showing an enlarged view of the residue 112 formed on the second interlayer insulating film 108.
  • the SOG film has a property of easily containing moisture. Therefore, in FIG. 10, if an SOG film is formed on the surface of the second interlayer insulating film 108 and a wiring layer is directly formed in a contact hole penetrating the SOG film, the wiring layer contains an SOG film containing moisture. There is a problem that it is oxidized by.
  • Patent Document 1 discloses providing a PTEOS-NSG film as an oxidation resistant film on the inner surface of a via hole formed in an SOG film. That is, first, the lower wiring layer 116, the PTEOS-NSG film 117, the SOG film 118, and the PTEOS-NSG film 119 are sequentially stacked on the base insulating film 115. Next, a contact hole 120 is formed in the stacked body so that the PTEOS-NSG film 117 is exposed. Subsequently, a PTEOS-NSG film 121 is formed so as to cover the SOG film 118 and the PTEOS-NSG film 119 exposed on the inner peripheral surface of the contact hole 120.
  • a contact hole 122 is formed in the PTEOS-NSG film 117 to expose the lower wiring layer 116.
  • an upper wiring layer 123 is formed on the surface of the PTEOS-NSG film 119 and inside the contact hole 122, and the upper wiring layer 123 and the lower wiring layer 116 are electrically connected.
  • the PTEOS-NSG film 121 is interposed between the SOG film 118 and the upper wiring layer 123 to prevent the upper wiring layer 123 from being oxidized by the SOG film 118.
  • the present invention has been made in view of such points, and an object of the present invention is to reliably prevent oxidation of a conductive film inside a contact hole in a semiconductor device in which a planarizing film is formed. There is to do.
  • a semiconductor device includes a first conductive film formed on an insulating substrate, a first interlayer insulating film covering the first conductive film, and the first conductive film.
  • a sex membrane stacked on the interlayer insulating film.
  • the first contact hole may be formed from the planarizing film to a part of the first interlayer insulating film.
  • the planarizing film may be composed of an SOG film.
  • the second interlayer insulating film may be composed of a silicon nitride film. Furthermore, the first interlayer insulating film may be composed of a silicon nitride film.
  • the third interlayer insulating film may be composed of SiO 2.
  • the method of manufacturing a semiconductor device includes a step of forming a first conductive film on an insulating substrate, and a first interlayer insulating film covering the first conductive film on the insulating substrate.
  • a step of forming a planarizing film on the surface of the first interlayer insulating film, a step of forming a first contact hole penetrating the planarizing film, a surface of the planarizing film and the first contact hole Forming a second interlayer insulating film covering the inner surface of the first interlayer insulating film; laminating a third interlayer insulating film on the surface of the second interlayer insulating film; and the first interlayer insulating film in the first contact hole.
  • Second lead inside the contact hole Sex film is formed, having a second conductive film and a step of electrically connecting to the first conductive film.
  • the first contact hole may be formed from the planarizing film to a part of the first interlayer insulating film.
  • the step of forming the first contact hole includes a first etching step of forming only a through hole by etching only the planarizing film in a region where the first contact hole is formed, and a bottom of the through hole.
  • a second etching step of simultaneously etching the exposed first interlayer insulating film and the planarizing film around the through hole may be included.
  • the planarizing film may be composed of an SOG film.
  • the second interlayer insulating film may be composed of a silicon nitride film. Furthermore, the first interlayer insulating film may be composed of a silicon nitride film.
  • the third interlayer insulating film may be composed of SiO 2.
  • both the surface of the planarizing film and the side surface of the planarizing film constituting the inner peripheral surface of the first contact hole are covered with one second interlayer insulating film.
  • the second interlayer insulating film can prevent impurities from being released from the planarizing film. Accordingly, oxidation of the second conductive layer inside the first contact hole is prevented. Furthermore, since the second contact hole is formed inside the first contact hole, the aspect ratio of the second contact hole is reduced. For this reason, etching damage to the first conductive film can be reduced when the second contact hole is formed. In addition, the etching time can be shortened to suppress overetching, which is effective for miniaturization of the second contact hole.
  • first interlayer insulating film and the second interlayer insulating film are made of, for example, silicon nitride, it is possible to more suitably prevent impurities from being released from the planarization film.
  • a first conductive film is formed on an insulating substrate.
  • a first interlayer insulating film that covers the first conductive film is formed on the insulating substrate.
  • a planarizing film made of, for example, an SOG film is formed on the surface of the first interlayer insulating film.
  • a first contact hole penetrating the planarizing film is formed.
  • the first contact hole may be formed from the planarization film to a part of the first interlayer insulating film as described above.
  • a first etching step is performed to etch only the planarizing film in a region where the first contact hole is to be formed, thereby forming a through hole.
  • a second etching step can be performed to simultaneously etch the first interlayer insulating film exposed at the bottom of the through hole and the planarizing film around the through hole. This makes it possible to reduce the aspect ratio when forming the second contact hole in a later step.
  • a second interlayer insulating film covering the surface of the planarizing film and the inner surface of the first contact hole is formed.
  • a third interlayer insulating film is stacked on the surface of the second interlayer insulating film.
  • a second contact hole penetrating the first interlayer insulating film, the second interlayer insulating film, and the third interlayer insulating film is formed in the first contact hole with a smaller inner diameter than the first contact hole.
  • a second conductive film is formed on the third interlayer insulating film and inside the second contact hole, and the second conductive film is electrically connected to the first conductive film.
  • the semiconductor device is manufactured.
  • the second conductive film can be flattened while the semiconductor device is highly detailed.
  • both the surface of the planarizing film and the side surface of the planarizing film constituting the inner peripheral surface of the first contact hole can be covered with one second interlayer insulating film.
  • the insulating film can prevent impurities from being released from the planarization film and reliably prevent oxidation of the second conductive layer inside the first contact hole.
  • the aspect ratio can be reduced, and etching damage to the first conductive film or the like can be reduced.
  • the etching time can be shortened, overetching can be suppressed, and the second contact hole can be suitably miniaturized.
  • FIG. 1 is an enlarged cross-sectional view showing the structure of the semiconductor device according to this embodiment.
  • FIG. 2 is a cross-sectional view showing a planarizing film in which through holes are formed.
  • FIG. 3 is a cross-sectional view showing a first contact hole formed in the planarizing film and the first interlayer insulating film.
  • FIG. 4 is a cross-sectional view illustrating the planarization film and the second interlayer insulating film stacked in the first contact hole 3.
  • FIG. 5 is a cross-sectional view showing a third interlayer insulating film stacked on the second interlayer insulating film.
  • FIG. 6 is a plan view showing a plurality of wiring layers that are actually formed embodiments.
  • FIG. 1 is an enlarged cross-sectional view showing the structure of the semiconductor device according to this embodiment.
  • FIG. 2 is a cross-sectional view showing a planarizing film in which through holes are formed.
  • FIG. 3 is a cross-sectional view showing a first
  • FIG. 7 is a plan view showing a conventional wiring layer formed without planarization.
  • FIG. 8 is a graph showing the results of measuring the resistance values of the wirings at a plurality of positions for the comparative example that is not flattened and the flattened example.
  • FIG. 9 is a graph showing the results of measuring resistance values between wirings at a plurality of positions for a comparative example that is not flattened and a flattened example.
  • FIG. 10 is an enlarged sectional view showing a part of a conventional TFT substrate.
  • FIG. 11 is an enlarged photograph showing the residue formed on the conventional second interlayer insulating film.
  • FIG. 12 is a cross-sectional view showing the structure of a conventional via hole.
  • Embodiment of the Invention >> 1 to 5 show an embodiment of the present invention.
  • FIG. 1 is an enlarged cross-sectional view showing the structure of the semiconductor device 1 according to this embodiment.
  • 2 to 5 are cross-sectional views showing the manufacturing process of the semiconductor device 1 in this embodiment.
  • the semiconductor device 1 is configured as a device including a MOS transistor 12 formed on a glass substrate 11 as an insulating substrate. Although not shown, the semiconductor device 1 configures a display panel of a liquid crystal display device, for example.
  • the liquid crystal display device is provided between a TFT substrate on which TFTs as a plurality of switching elements are formed, a counter substrate disposed opposite to the TFT substrate, and the TFT substrate and the counter substrate. Liquid crystal layer. A plurality of pixels are provided on the TFT substrate, and the TFT and the pixel electrode are arranged for each pixel. In addition, a driver for driving the plurality of pixels is formed in the non-display area on the TFT substrate.
  • the semiconductor device 1 in this embodiment constitutes this driver, for example.
  • a lower gate electrode 13 as a first conductive film is formed on the surface of the glass substrate 11 of the semiconductor device 1.
  • the lower gate electrode 13 is formed of, for example, a Mo film and has a thickness of about 100 nm, for example. Accordingly, the lower gate electrode 13 is configured to function as a light shielding film.
  • a bottom gate insulating film 14 is formed on the glass substrate 11 so as to cover the lower gate electrode 13.
  • the bottom gate insulating film 14 is formed of a SiO 2 film having a thickness of about 100 nm, for example. Furthermore, it is preferable to form a base coat layer made of, for example, SiNO with a thickness of about 50 nm.
  • a semiconductor layer 15 made of silicon is formed with a thickness of about 50 nm so as to cover the bottom gate insulating film 14.
  • the semiconductor layer 15 includes a channel region 16, a source region 17, and a drain region 18 as a first conductive film. A part of the drain region 18 overlaps with the lower gate electrode 13, while the other part of the drain region 18 does not overlap with the lower gate electrode 13.
  • a gate insulating film 19 is formed on the bottom gate insulating film 14 so as to cover the semiconductor layer 15.
  • the gate insulating film 19 is made of, for example, SiO 2 and has a thickness of about 80 nm.
  • a gate electrode 20 is formed on the surface of the gate insulating film 19 so as to face the channel region 16 of the semiconductor layer 15.
  • the gate electrode 20 is formed by stacking TaN of about 50 nm and W of about 400 nm in thickness.
  • a first interlayer insulating film 21 is formed on the gate insulating film 19 so as to cover the gate electrode 20 and the semiconductor layer 15.
  • the first interlayer insulating film 21 is made of, for example, a SiNx (silicon nitride) film and has a thickness of about 250 nm.
  • the surface of the first interlayer insulating film 21 is formed in an uneven shape, and the height from the glass substrate 11 is the highest in the region where the gate electrode 20 is formed.
  • the planarizing film 22 is made of, for example, a photosensitive SOG film, and has a thickness of about 600 nm when applied. Note that the planarizing film 22 can be formed of, for example, a photosensitive resin other than the SOG film.
  • a first contact hole 23 is formed in the planarizing film 22 and the first interlayer insulating film 21.
  • the first contact hole 23 penetrates the planarizing film 22 and is formed from the planarizing film 22 to a part of the first interlayer insulating film 21. That is, the bottom of the first contact hole 23 is formed in the first interlayer insulating film 21.
  • the first contact hole 23 only needs to penetrate at least the planarizing film 22, but etching damage to the film (semiconductor layer 15 or the like) formed on the glass substrate 11 side of the first interlayer insulating film 21. From the viewpoint of reduction, it is preferable to form the first contact hole 23 from the planarizing film 22 to a part of the first interlayer insulating film 21.
  • a second interlayer insulating film 24 is formed on the surfaces of the planarizing film 22 and the first interlayer insulating film 21.
  • the second interlayer insulating film 24 covers the surface of the planarizing film 22 and the inner surface of the first contact hole 23.
  • the second interlayer insulating film 24 is made of, for example, a SiNx film and has a thickness of about 50 nm. As described above, the second interlayer insulating film 24 is formed along the inner surface of the first contact hole 23 because it is relatively thin.
  • a third interlayer insulating film 25 is laminated on the surface of the second interlayer insulating film 24.
  • the third interlayer insulating film 25 is made of, for example, SiO 2 and has a thickness of about 700 nm.
  • the surface of the third interlayer insulating film 25 is flat at least in the region where the flattening film 22 and the gate electrode 20 are formed.
  • a second contact hole 26 having an inner diameter smaller than that of the first contact hole 23 is formed inside the first contact hole 23.
  • the second contact hole 26 is formed through the third interlayer insulating film 25, the second interlayer insulating film 24, and the first interlayer insulating film 21.
  • the second contact hole 26 on the right side in FIG. 1 further penetrates the gate insulating film 19 and reaches the surface of the drain region 18 of the semiconductor layer 15.
  • the second contact hole 26 on the left side in FIG. 1 further penetrates the gate insulating film 19 and the bottom gate insulating film 14 and reaches the surface of the lower gate electrode 13.
  • a drain wiring 27 and a lower gate wiring 28 as a second conductive film are formed on the third interlayer insulating film 25 and inside the second contact hole 26.
  • the drain wiring 27 is electrically connected to the drain region 18 of the semiconductor layer 15 through the second contact hole 26, while the lower gate wiring 28 is electrically connected to the lower gate electrode 13 through the second contact hole.
  • the drain wiring 27 and the lower gate wiring 28 are formed of a metal layer containing, for example, aluminum.
  • a third contact that penetrates the third interlayer insulating film 25, the second interlayer insulating film 24, and the first interlayer insulating film 21 and reaches the surface of the gate electrode 20.
  • a hole 29 is formed.
  • An upper gate wiring 30 as a third conductive film is formed on the third interlayer insulating film 25 and inside the third contact hole 29. Thus, the upper gate wiring 30 is electrically connected to the gate electrode 20 through the third contact hole 29.
  • the upper layer gate wiring 30, the drain wiring 27, and the lower layer gate wiring 28, which are a plurality of wiring layers formed in the semiconductor device 1, are formed flat on the third interlayer insulating film 25, respectively.
  • FIG. 2 is a cross-sectional view showing the planarizing film 22 in which the through holes 32 are formed.
  • FIG. 3 is a cross-sectional view showing the first contact hole 23 formed in the planarizing film 22 and the first interlayer insulating film 21.
  • FIG. 4 is a cross-sectional view showing the second interlayer insulating film 24 stacked on the planarizing film 22 and the first contact hole 23.
  • FIG. 5 is a cross-sectional view showing the third interlayer insulating film 25 stacked on the second interlayer insulating film 24.
  • a lower gate electrode 13 made of a Mo film is formed on a glass substrate 11 by sputtering or the like, and the thickness thereof is about 100 nm.
  • a bottom gate insulating film 14 is formed by forming a SiO 2 film having a thickness of about 100 nm so as to cover the lower gate electrode 13.
  • a base coat layer made of, for example, SiNO with a thickness of about 50 nm.
  • a semiconductor layer 15 made of silicon is formed with a thickness of about 50 nm. The patterning of each thin film is performed by photolithography.
  • a gate insulating film 19 made of SiO 2 is formed with a thickness of about 80 nm.
  • the gate electrode 20 is formed by laminating TaN of about 50 nm and W of about 400 nm on the surface of the gate insulating film 19. Then, using the gate electrode 20 as a mask, the semiconductor layer 15 is doped with an impurity element, thereby forming a source region 17, a channel region 16, and a drain region 18.
  • a SiNx film is deposited to a thickness of 250 nm on the gate insulating film 19 so as to cover the gate electrode 20 and the semiconductor layer 15 to form a first interlayer insulating film 21.
  • the surface of the first interlayer insulating film 21 is formed in a convex shape reflecting the outer shape of the gate electrode 20 that protrudes greatly from the periphery.
  • a planarizing film 22 is formed by applying a photosensitive SOG film to the surface of the first interlayer insulating film 21.
  • a step of forming the first contact hole 23 is performed. This process includes a first etching process and a second etching process, and the first contact hole 23 is formed from the planarization film 22 to a part of the first interlayer insulating film 21.
  • the planarizing film 22 is etched in the region where the first contact hole 23 is formed, thereby forming the through hole 32. That is, the planarization film 22 is exposed through a mask (not shown), and a through hole 32 penetrating the planarization film 22 is formed in a region where the first contact hole 23 is formed.
  • the inner diameter of the through hole 32 is made larger than the second contact hole 26 to be formed later.
  • the SOG film of the planarizing film 22 is subjected to a decoloring process to improve its transmittance.
  • the region where the through hole 32 of the SOG film is formed is subjected to a hydrogenation process that also serves as a cure for the SOG film.
  • the first interlayer insulating film 21 exposed at the bottom of the through hole 32 and the planarizing film around the through hole 32 are etched back by dry etching, as shown in FIG. Etch 22 at the same time.
  • the surface of the first interlayer insulating film 21 formed in a convex shape above the gate electrode 20 is also planarized by etching together with the surrounding planarizing film 22.
  • a gas having a sufficiently high selectivity with respect to the silicon film for example, C 4 F 8 or CHF 3 ) is applied.
  • the first contact hole 23 is formed by the through hole 32 and the depression 33 of the first interlayer insulating film 21 formed therebelow.
  • the second interlayer insulating film 24 is formed with a thickness of 50 to 100 nm so as to reliably cover the inner surface of the first contact hole 23.
  • a SiO 2 film is laminated on the surface of the second interlayer insulating film 24 to form a third interlayer insulating film 25.
  • the surface of the third interlayer insulating film 25 is recessed in accordance with its shape.
  • a second contact hole 26 is formed inside the first contact hole 23 with an inner diameter smaller than that of the first contact hole 23.
  • the second contact hole 26 is formed by etching through the third interlayer insulating film 25, the second interlayer insulating film 24, the first interlayer insulating film 21, and the gate insulating film 19 (and also the bottom gate insulating film 14).
  • a third contact hole 29 penetrating the third interlayer insulating film 25, the second interlayer insulating film 24, and the first interlayer insulating film 21 is formed by etching in the region where the gate electrode 20 is formed.
  • the wiring layers 27, 28 and 30 are formed. That is, by forming a metal material containing aluminum on the third interlayer insulating film 25 and in the second and third contact holes 26 and 29, and patterning the metal material layer by photolithography, the drain wiring 27, A lower gate wiring 28 and an upper gate wiring 30 are formed. As a result, the drain wiring 27 is electrically connected to the drain region 18 of the semiconductor layer 15, while the lower gate wiring 28 is electrically connected to the lower gate electrode 13. Furthermore, the upper gate wiring 30 is electrically connected to the gate electrode 20. Thus, the semiconductor device 1 is manufactured.
  • the wiring layers 27, 28, and 30 on the third interlayer insulating film 25 can be flattened while the semiconductor device 1 is highly detailed.
  • both the surface of the planarizing film 22 made of the SOG film and the side surface of the planarizing film 22 constituting the inner peripheral surface of the first contact hole 23 are formed as one second interlayer insulating film (SiNx) 24, the second interlayer insulating film (SiNx) 24 prevents impurities from being released from the planarization film (SOG film) 22, and the wiring layers 27, 28 can be reliably prevented from being oxidized.
  • the second contact hole 26 is formed inside the first contact hole 23 having a larger inner diameter, the aspect ratio is reduced when the second contact hole 26 is formed, and the drain region of the semiconductor layer 15 is reduced. Etching damage to 18 and the lower gate electrode 13 can be reduced. Furthermore, the etching time can be shortened, overetching can be suppressed, and the second contact hole 26 can be suitably miniaturized.
  • FIG. 6 is a plan view showing a plurality of wiring layers 35 according to the embodiment actually formed as described above.
  • FIG. 7 is a plan view showing a conventional wiring layer 36 formed without being flattened.
  • the pattern of the wiring layer 36 is formed with a non-uniform width as shown in FIG. 7, whereas according to the present embodiment, the wiring layer 35 is provided as in the example shown in FIG. It can be seen that the width can be formed accurately and uniformly.
  • FIG. 8 is a graph showing the results of measuring the resistance values of the wirings at a plurality of positions for the comparative example without flattening and the flattened example.
  • FIG. 9 is a graph showing the results of measuring resistance values between wirings at a plurality of positions for the comparative example and the example.
  • the wiring layer 36 of the comparative example has a large wiring resistance in a plurality of regions, and the wiring layer 36 is disconnected.
  • the wiring resistance of all the measured wiring layers 35 according to the examples was relatively small and no disconnection occurred.
  • the wiring layer 36 of the comparative example has a smaller resistance between the wirings than the wiring layer 35 of the example, and leakage occurs between the wiring layers 36. I understand that. On the other hand, in the wiring layers 35 according to all the measured examples, it was confirmed that the resistance between the wirings was kept high and no disconnection occurred.
  • the present invention is useful for a semiconductor device applied to, for example, a liquid crystal display device and a manufacturing method thereof.

Abstract

　第１層間絶縁膜に積層された平坦化膜を貫通する第１コンタクトホールと、平坦化膜の表面及び第１コンタクトホールの内面を覆う第２層間絶縁膜と、第２層間絶縁膜に積層された第３層間絶縁膜と、第１コンタクトホールの内部に小さい内径で形成され、第１～第３層間絶縁膜を貫通する第２コンタクトホールとを形成する。そして、第３層間絶縁膜上及び第２コンタクトホールの内部に、第１導電性膜に電気的に接続された第２導電性膜を形成する。

Description

半導体装置及びその製造方法
　本発明は、例えば液晶表示装置等に適用される半導体装置、及びその製造方法に関するものである。
　例えば液晶表示装置は、ＴＦＴ（薄膜トランジスタ）及びこれに接続された画素電極が複数マトリクス状に配置されたＴＦＴ基板と、このＴＦＴ基板に対向して配置されると共にカラーフィルタ及び共通電極等が形成された対向基板と、これら対向基板及びＴＦＴ基板の間に設けられた液晶層とを備えている。
　ここで、拡大断面図である図１０を参照して、ＴＦＴ基板１００の構成について説明する。ＴＦＴ基板１００を構成するガラス基板１０１上には、下層ゲート電極１０２、ベースコート層１０３、半導体層１０４、及びゲート絶縁膜１０５が積層されている。ゲート絶縁膜１０５上には、金属材料からなる上層ゲート電極１０６が形成されている。上層ゲート電極１０６は第１層間絶縁膜１０７及び第２層間絶縁膜１０８によって覆われている。第２層間絶縁膜１０８の表面には、下層ゲート配線１０９、上層ゲート配線１１０及びドレイン配線１１１が形成されている。
　ところで、近年、ＴＦＴ基板を構成するガラス基板に、駆動回路等を直接に作り込む所謂システム液晶の開発が進められており、液晶表示装置の高機能化及び高詳細化が図られている。さらに、表示領域の周りの非表示領域である額縁領域の縮小化（狭額縁化ともいう）も進められている。しかし、半導体層や絶縁膜に比べて、ソース配線等の配線層を微細化することは難しい。
　したがって、図１０に示すように、厚みが大きい上層ゲート電極１０６が形成されている領域では、第２層間絶縁膜１０８の表面が大きく盛り上がって段差が生じてしまう。このため、上層ゲート配線１１０等をフォトリソグラフィによりパターニングする際に、その精度が低下することが避けられず、配線層にリーク不良や断線が生じる虞がある。例えば、第２層間絶縁膜１０８の盛り上がり部周縁の隅部では、不要な配線層が完全に除去され難く、図１０及び図１１に示すように、残渣１１２が残る場合がある。そして、この残渣１１２によって、配線間のリーク不良が誘発されることとなる。ここで、図１１は、第２層間絶縁膜１０８に形成された残渣１１２を拡大して示す写真である。
　そこで、ＳＯＧ（Spin on glass）膜を用いて、基板上の表面を平坦化することが知られている。しかし、ＳＯＧ膜は、水分を含みやすい性質を有する。そのため、仮に、図１０において、第２層間絶縁膜１０８の表面にＳＯＧ膜を形成すると共に、当該ＳＯＧ膜を貫通するコンタクトホールに配線層を直接に形成すると、当該配線層が水分を含むＳＯＧ膜によって酸化されてしまう問題がある。
　これに対し、特許文献１には、ＳＯＧ膜に形成したビアホールの内側面に耐酸化性膜としてのＰＴＥＯＳ－ＮＳＧ膜を設けることが開示されている。すなわち、まず、下地絶縁膜１１５上に、下部配線層１１６、ＰＴＥＯＳ－ＮＳＧ膜１１７、ＳＯＧ膜１１８、及びＰＴＥＯＳ－ＮＳＧ膜１１９を順に積層する。次に、当該積層体にコンタクトホール１２０をＰＴＥＯＳ－ＮＳＧ膜１１７が露出するように形成する。続いて、上記コンタクトホール１２０の内周面で露出したＳＯＧ膜１１８及びＰＴＥＯＳ－ＮＳＧ膜１１９を覆うように、ＰＴＥＯＳ－ＮＳＧ膜１２１を形成する。その後、ＰＴＥＯＳ－ＮＳＧ膜１１７にコンタクトホール１２２を形成して、下部配線層１１６を露出させる。次いで、ＰＴＥＯＳ－ＮＳＧ膜１１９の表面及びコンタクトホール１２２の内部に上部配線層１２３を形成して、当該上部配線層１２３と下部配線層１１６とを電気的に接続させる。
　このことにより、ＳＯＧ膜１１８と上部配線層１２３との間にＰＴＥＯＳ－ＮＳＧ膜１２１を介在させてＳＯＧ膜１１８による上部配線層１２３の酸化を防止しようとしている。
特開平９－３３０９７６号公報
　しかし、上記特許文献１においてＳＯＧ膜１１８と上部配線層１２３との間に介在されているＰＴＥＯＳ－ＮＳＧ膜１２１は、それ自体、吸湿性を有するため、依然として、上部配線層１２３が酸化する虞があり、信頼性が低いと言わざるを得ない。
　本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、平坦化膜が形成された半導体装置において、コンタクトホールの内側における導電性膜の酸化を確実に防止しようとすることにある。
　上記の目的を達成するために、本発明に係る半導体装置は、絶縁性基板上に形成された第１導電性膜と、上記第１導電性膜を覆う第１層間絶縁膜と、上記第１層間絶縁膜に積層された平坦化膜と、上記平坦化膜を貫通する第１コンタクトホールと、上記平坦化膜の表面及び第１コンタクトホールの内面を覆う第２層間絶縁膜と、上記第２層間絶縁膜に積層された第３層間絶縁膜と、上記第１コンタクトホールの内部において該第１コンタクトホールよりも小さい内径で形成され、上記第１層間絶縁膜、上記第２層間絶縁膜、及び上記第３層間絶縁膜を貫通する第２コンタクトホールと、上記第３層間絶縁膜上及び上記第２コンタクトホールの内部に形成され、上記第１導電性膜に電気的に接続された第２導電性膜とを備えている。
　上記第１コンタクトホールは、上記平坦化膜から上記第１層間絶縁膜の一部に亘って形成されていてもよい。
　上記平坦化膜は、ＳＯＧ膜により構成されていてもよい。
　上記第２層間絶縁膜は、窒化シリコン膜により構成されていてもよい。さらに、上記第１層間絶縁膜は、窒化シリコン膜により構成されていてもよい。
　上記第３層間絶縁膜は、ＳｉＯ２により構成されていてもよい。
　また、本発明に係る半導体装置の製造方法は、絶縁性基板上に第１導電性膜を形成する工程と、上記絶縁性基板上に上記第１導電性膜を覆う第１層間絶縁膜を形成する工程と、上記第１層間絶縁膜の表面に平坦化膜を形成する工程と、上記平坦化膜を貫通する第１コンタクトホールを形成する工程と、上記平坦化膜の表面及び第１コンタクトホールの内面を覆う第２層間絶縁膜を形成する工程と、上記第２層間絶縁膜の表面に第３層間絶縁膜を積層する工程と、上記第１コンタクトホールの内部に、上記第１層間絶縁膜、上記第２層間絶縁膜、及び上記第３層間絶縁膜を貫通する第２コンタクトホールを、上記第１コンタクトホールよりも小さい内径で形成する工程と、上記第３層間絶縁膜上及び上記第２コンタクトホールの内部に第２導電性膜を形成し、該第２導電性膜を上記第１導電性膜に電気的に接続する工程とを有する。
　上記第１コンタクトホールを形成する工程では、上記第１コンタクトホールを、上記平坦化膜から上記第１層間絶縁膜の一部に亘って形成するようにしてもよい。
　さらに、上記第１コンタクトホールを形成する工程には、上記第１コンタクトホールを形成する領域において上記平坦化膜のみをエッチングして貫通穴を形成する第１エッチング工程と、上記貫通穴の底で露出している上記第１層間絶縁膜、及び上記貫通穴周りの平坦化膜を同時にエッチングする第２エッチング工程とが含まれるようにしてもよい。
　上記平坦化膜は、ＳＯＧ膜により構成されていてもよい。
　上記第２層間絶縁膜は、窒化シリコン膜により構成されていてもよい。さらに、上記第１層間絶縁膜は、窒化シリコン膜により構成されていてもよい。
　上記第３層間絶縁膜は、ＳｉＯ２により構成されていてもよい。
　　　－作用－
　次に、本発明の作用について説明する。
　上記半導体装置は、平坦化膜の表面と、第１コンタクトホールの内周面を構成する平坦化膜の側面との双方が、１つの第２層間絶縁膜によって覆われる。そして、この第２層間絶縁膜によって、平坦化膜からの不純物の放出を防止することが可能になる。したがって、第１コンタクトホールの内側における第２導電層の酸化が防止されることとなる。さらに、第１コンタクトホールの内側に第２コンタクトホールを形成するようにしたので、当該第２コンタクトホールのアスペクト比が低減される。このため、第２コンタクトホールの形成時に、第１導電性膜に対するエッチングダメージを低減することが可能になる。また、エッチング時間を短縮して、オーバーエッチの抑制が可能になり、第２コンタクトホールの微細化にも有効である。
　第１層間絶縁膜及び第２層間絶縁膜を、例えば窒化シリコンにより構成すれば、より好適に平坦化膜からの不純物の放出を防止できる。また、第１コンタクトホールを、平坦化膜から第１層間絶縁膜の一部に亘って形成すれば、第２コンタクトホールのアスペクト比をより低減できるため好ましい。
　また、上記半導体装置を製造する場合には、まず、絶縁性基板上に第１導電性膜を形成する。次に、上記絶縁性基板上に第１導電性膜を覆う第１層間絶縁膜を形成する。次に、第１層間絶縁膜の表面に、例えばＳＯＧ膜等からなる平坦化膜を形成する。次に、平坦化膜を貫通する第１コンタクトホールを形成する。
　第１コンタクトホールは、上述のように、平坦化膜から第１層間絶縁膜の一部に亘って形成してもよい。この場合、例えば、まず、第１エッチング工程を行って、第１コンタクトホールを形成する領域において平坦化膜のみをエッチングして貫通穴を形成する。その後、第２エッチング工程を行って、貫通穴の底で露出している第１層間絶縁膜、及び貫通穴周りの平坦化膜を同時にエッチングすることが可能である。このことにより、後工程で第２コンタクトホールを形成する際に、そのアスペクト比を低減することが可能になる。
　その後、平坦化膜の表面及び第１コンタクトホールの内面を覆う第２層間絶縁膜を形成する。次に、第２層間絶縁膜の表面に第３層間絶縁膜を積層する。次に、第１コンタクトホールの内部に、第１層間絶縁膜、第２層間絶縁膜、及び第３層間絶縁膜を貫通する第２コンタクトホールを、第１コンタクトホールよりも小さい内径で形成する。その後、第３層間絶縁膜上及び第２コンタクトホールの内部に第２導電性膜を形成し、第２導電性膜を第１導電性膜に電気的に接続する。こうして、上記半導体装置を製造する。
　本発明によれば、半導体装置を高詳細化しながらも第２導電性膜を平坦化して形成することができる。そのことに加え、平坦化膜の表面と、第１コンタクトホールの内周面を構成する平坦化膜の側面との双方を、１つの第２層間絶縁膜によって覆うことができ、この第２層間絶縁膜によって、平坦化膜からの不純物の放出を防止して、第１コンタクトホールの内側における第２導電層の酸化を確実に防止することが可能になる。さらに、第２コンタクトホールの形成時に、そのアスペクト比を低減して、第１導電性膜等に対するエッチングダメージを低減することが可能になる。さらにまた、エッチング時間を短縮して、オーバーエッチを抑制でき、第２コンタクトホールを好適に微細化することが可能になる。
図１は、本実施形態における半導体装置の構造を拡大して示す断面図である。 図２は、貫通穴が形成された平坦化膜を示す断面図である。 図３は、平坦化膜及び第１層間絶縁膜に形成された第１コンタクトホールを示す断面図である。 図４は、平坦化膜及び第１コンタクトホール３に積層された第２層間絶縁膜を示す断面図である。 図５は、第２層間絶縁膜に積層された第３層間絶縁膜を示す断面図である。 図６は、実際に形成した実施例である複数の配線層を示す平面図である。 図７は、平坦化せずに形成した従来例の配線層を示す平面図である。 図８は、平坦化しない比較例と平坦化した実施例とについて、複数位置における配線の抵抗値を測定した結果を示すグラフである。 図９は、平坦化しない比較例と平坦化した実施例とについて、複数位置における配線間の抵抗値を測定した結果を示すグラフである。 図１０は、従来のＴＦＴ基板の一部を拡大して示す断面図である。 図１１は、従来の第２層間絶縁膜に形成された残渣を拡大して示す写真である。 図１２は、従来のビアホールの構造を示す断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　《発明の実施形態》
　図１～図５は、本発明の実施形態を示している。
　図１は、本実施形態における半導体装置１の構造を拡大して示す断面図である。図２～図５は、本実施形態における半導体装置１の製造プロセスを示す断面図である。
　　－半導体装置の構成－
　半導体装置１は、絶縁性基板としてのガラス基板１１に形成されたＭＯＳトランジスタ１２を含むデバイスとして構成されている。半導体装置１は、図示を省略するが、例えば、液晶表示装置の表示パネルを構成している。
　液晶表示装置は、図示を省略するが、複数のスイッチング素子としてのＴＦＴが形成されたＴＦＴ基板と、ＴＦＴ基板に対向して配置された対向基板と、これらＴＦＴ基板と対向基板との間に設けられた液晶層とを有している。ＴＦＴ基板には、複数の画素が設けられ、各画素毎に上記ＴＦＴ及び画素電極が配置されている。また、ＴＦＴ基板には、非表示領域に上記複数の画素を駆動するドライバが形成されている。本実施形態における半導体装置１は、例えばこのドライバを構成している。
　半導体装置１のガラス基板１１の表面には、第１導電性膜としての下層ゲート電極１３が形成されている。下層ゲート電極１３は、例えばＭｏ膜により形成され、例えば１００ｎｍ程度の厚みに形成されている。そのことにより、下層ゲート電極１３は、遮光膜としても機能するように構成されている。
　ガラス基板１１には、下層ゲート電極１３を覆うように、ボトムゲート絶縁膜１４が形成されている。ボトムゲート絶縁膜１４は、例えば１００ｎｍ程度の厚みのＳｉＯ２膜により形成されている。さらに、例えばＳｉＮＯからなるベースコート層を５０ｎｍ程度の厚みで形成することが好ましい。
　ガラス基板１１上には、ボトムゲート絶縁膜１４を覆うように、シリコンからなる半導体層１５が５０ｎｍ程度の厚みで形成されている。半導体層１５は、チャネル領域１６、ソース領域１７、及び第１導電性膜としてのドレイン領域１８とにより構成されている。ドレイン領域１８の一部は下層ゲート電極１３に重なる一方、ドレイン領域１８のその他の部分は下層ゲート電極１３に重なっていない。
　また、ボトムゲート絶縁膜１４上には、半導体層１５を覆うようにゲート絶縁膜１９が形成されている。ゲート絶縁膜１９は、例えばＳｉＯ２からなり、８０ｎｍ程度の厚みに形成されている。
　ゲート絶縁膜１９の表面には、上記半導体層１５のチャネル領域１６に対向して配置されたゲート電極２０が形成されている。ゲート電極２０は、例えば、５０ｎｍ程度のＴａＮと、４００ｎｍ程度の厚みのＷとが互いに積層して構成されている。
　さらに、ゲート絶縁膜１９上には、上記ゲート電極２０及び半導体層１５等を覆うように第１層間絶縁膜２１が形成されている。第１層間絶縁膜２１は、例えばＳｉＮｘ（窒化シリコン）膜により構成され、２５０ｎｍ程度の厚みに形成されている。この第１層間絶縁膜２１の表面は、凹凸状に形成されており、ゲート電極２０が形成されている領域において、ガラス基板１１からの高さが最も高くなっている。
　第１層間絶縁膜２１の表面には、その凹凸を平坦化する平坦化膜２２が積層されている。平坦化膜２２は、例えば感光性を有するＳＯＧ膜によって構成され、塗布時の厚みが６００ｎｍ程度である。尚、平坦化膜２２は、ＳＯＧ膜以外にも、例えば感光性樹脂によって形成することも可能である。
　上記平坦化膜２２及び第１層間絶縁膜２１には、第１コンタクトホール２３が形成されている。第１コンタクトホール２３は、平坦化膜２２を貫通しており、この平坦化膜２２から第１層間絶縁膜２１の一部に亘って形成されている。つまり、第１層間絶縁膜２１には、第１コンタクトホール２３の底部が形成されている。
　尚、第１コンタクトホール２３は、少なくとも平坦化膜２２を貫通していればよいが、第１層間絶縁膜２１のガラス基板１１側に形成されている膜（半導体層１５等）のエッチングダメージを低減する観点から、平坦化膜２２から第１層間絶縁膜２１の一部に亘って上記第１コンタクトホール２３を形成することが好ましい。
　また、平坦化膜２２及び第１層間絶縁膜２１の表面には、第２層間絶縁膜２４が形成されている。第２層間絶縁膜２４は、平坦化膜２２の表面を覆うと共に、上記第１コンタクトホール２３の内面を覆っている。この第２層間絶縁膜２４は、例えばＳｉＮｘ膜により構成され、５０ｎｍ程度の厚みに形成されている。このように、第２層間絶縁膜２４は、比較的薄いために、第１コンタクトホール２３の内面に沿って形成されている。
　さらに、第２層間絶縁膜２４の表面には、第３層間絶縁膜２５が積層されている。第３層間絶縁膜２５は、例えばＳｉＯ２により構成され、７００ｎｍ程度の厚みに形成されている。この第３層間絶縁膜２５の表面は、少なくとも上記平坦化膜２２及びゲート電極２０が形成されている領域において平坦に形成されている。
　そして、第１コンタクトホール２３の内部には、この第１コンタクトホール２３よりも小さい内径で形成された第２コンタクトホール２６が形成されている。第２コンタクトホール２６は、第３層間絶縁膜２５、第２層間絶縁膜２４、及び第１層間絶縁膜２１を貫通して形成されている。図１で右側の第２コンタクトホール２６は、さらにゲート絶縁膜１９を貫通して、半導体層１５のドレイン領域１８の表面に至っている。一方、図１で左側の第２コンタクトホール２６は、さらにゲート絶縁膜１９及びボトムゲート絶縁膜１４を貫通して、下層ゲート電極１３の表面に至っている。
　上記第３層間絶縁膜２５上及び第２コンタクトホール２６の内部には、第２導電性膜としてのドレイン配線２７及び下層ゲート配線２８が形成されている。そして、ドレイン配線２７は、第２コンタクトホール２６を介して半導体層１５のドレイン領域１８に電気的に接続される一方、下層ゲート配線２８は、第２コンタクトホールを介して下層ゲート電極１３に電気的に接続されている。ドレイン配線２７及び下層ゲート配線２８は、例えばアルミニウムを含む金属層によって形成されている。
　また、ゲート電極２０が形成されている領域には、第３層間絶縁膜２５、第２層間絶縁膜２４及び第１層間絶縁膜２１を貫通して、上記ゲート電極２０の表面に至る第３コンタクトホール２９が形成されている。第３層間絶縁膜２５上及び第３コンタクトホール２９の内部には、第３導電性膜としての上層ゲート配線３０が形成されている。こうして、上層ゲート配線３０は、第３コンタクトホール２９を介してゲート電極２０に電気的に接続されている。
　このようにして、半導体装置１に形成されている複数の配線層である上層ゲート配線３０、ドレイン配線２７及び下層ゲート配線２８は、それぞれ第３層間絶縁膜２５上で平坦化して形成されている。
　　－製造方法－
　次に、図１～図５を参照して、上記半導体装置１の製造方法について説明する。
　ここで、図２は、貫通穴３２が形成された平坦化膜２２を示す断面図である。図３は、平坦化膜２２及び第１層間絶縁膜２１に形成された第１コンタクトホール２３を示す断面図である。図４は、平坦化膜２２及び第１コンタクトホール２３に積層された第２層間絶縁膜２４を示す断面図である。図５は、第２層間絶縁膜２４に積層された第３層間絶縁膜２５を示す断面図である。
　まず、図２に示すように、ガラス基板１１上に、Ｍｏ膜からなる下層ゲート電極１３をスパッタリング等により形成し、その厚みを１００ｎｍ程度にする。次に、下層ゲート電極１３を覆うように１００ｎｍ程度の厚みのＳｉＯ２膜を形成することにより、ボトムゲート絶縁膜１４を形成する。さらに、例えばＳｉＮＯからなるベースコート層を５０ｎｍ程度の厚みで形成することが好ましい。次に、シリコンからなる半導体層１５を５０ｎｍ程度の厚みで形成する。上記各薄膜のパターニングは、フォトリソグラフィにより行う。
　次に、ＳｉＯ２からなるゲート絶縁膜１９を、８０ｎｍ程度の厚みで形成する。その後、ゲート絶縁膜１９の表面に、５０ｎｍ程度のＴａＮと、４００ｎｍ程度の厚みのＷとを積層することにより、ゲート電極２０を形成する。そして、このゲート電極２０をマスクとして、上記半導体層１５に不純物元素をドープすることにより、ソース領域１７、チャネル領域１６及びドレイン領域１８を形成する。
　次いで、ゲート絶縁膜１９上に、上記ゲート電極２０及び半導体層１５等を覆うようにＳｉＮｘ膜を２５０ｎｍの厚みで堆積させて、第１層間絶縁膜２１を形成する。この第１層間絶縁膜２１の表面は、周囲から大きく突出しているゲート電極２０の外形を反映して、凸形状に形成される。
　その後、第１層間絶縁膜２１の表面に感光性を有するＳＯＧ膜を塗布して平坦化膜２２を形成する。次に、第１コンタクトホール２３を形成する工程を行う。この工程には、第１エッチング工程と、第２エッチング工程とが含まれ、第１コンタクトホール２３を、平坦化膜２２から第１層間絶縁膜２１の一部に亘って形成する。
　第１エッチング工程では、図２に示すように、第１コンタクトホール２３を形成する領域において平坦化膜２２のみをエッチングして、貫通穴３２を形成する。すなわち、図示省略のマスクを介して平坦化膜２２を露光し、第１コンタクトホール２３を形成する領域で当該平坦化膜２２を貫通する貫通穴３２を形成する。貫通穴３２の内径は、後に形成する第２コンタクトホール２６よりも大きくする。
　また、平坦化膜２２のＳＯＧ膜に消色処理を施して、その透過率を向上させる。また、ＳＯＧ膜の貫通穴３２が形成されている領域に対し、ＳＯＧ膜のキュアと兼ねて水素化処理を行う。
　次に、第２エッチング工程では、ドライエッチングによりエッチバックして、図３に示すように、貫通穴３２の底で露出している第１層間絶縁膜２１、及び貫通穴３２周りの平坦化膜２２を同時にエッチングする。またこのとき、ゲート電極２０の上方で凸形状に形成されている第１層間絶縁膜２１の表面も、その周囲の平坦化膜２２と共にエッチングして平坦化する。エッチバックに使用するガスには、シリコン膜に対する選択比が十分に大きいガス（例えばＣ４Ｆ８やＣＨＦ３等）を適用する。こうして、貫通穴３２と、その下方に形成された第１層間絶縁膜２１の窪み３３とによって、第１コンタクトホール２３が形成される。
　次に、平坦化膜２２及び第１層間絶縁膜２１の表面を洗浄して不純物を除去した後、その表面にＳｉＮｘ膜を形成することによって、図４に示すように、第２層間絶縁膜２４を形成する。第２層間絶縁膜２４の厚みは、上記第１コンタクトホール２３の内面を確実に覆うことができるように、５０～１００ｎｍの厚みで形成する。
　その後、図５に示すように、第２層間絶縁膜２４の表面にＳｉＯ２膜を積層して、第３層間絶縁膜２５を形成する。このとき、第１コンタクトホール２３が形成されている領域では、その形状に応じて第３層間絶縁膜２５の表面が凹状に窪むこととなる。
　次に、図１に示すように、第１コンタクトホール２３の内部に、この第１コンタクトホール２３よりも小さい内径で第２コンタクトホール２６を形成する。第２コンタクトホール２６は、第３層間絶縁膜２５、第２層間絶縁膜２４、第１層間絶縁膜２１、及びゲート絶縁膜１９（さらにはボトムゲート絶縁膜１４）をエッチングにより貫通して形成する。また、ゲート電極２０が形成されている領域に、第３層間絶縁膜２５、第２層間絶縁膜２４及び第１層間絶縁膜２１を貫通する第３コンタクトホール２９をエッチングにより形成する。
　その後、図１に示すように、各配線層２７，２８，３０を形成する。すなわち、第３層間絶縁膜２５上及び第２及び第３コンタクトホール２６，２９の内部にアルミニウムを含む金属材料を形成し、その金属材料の層をフォトリソグラフィによってパターニングすることにより、ドレイン配線２７、下層ゲート配線２８及び上層ゲート配線３０を形成する。その結果、ドレイン配線２７が半導体層１５のドレイン領域１８に電気的に接続される一方、下層ゲート配線２８が下層ゲート電極１３に電気的に接続される。さらに、上層ゲート配線３０がゲート電極２０に電気的に接続されることとなる。こうして、半導体装置１を製造する。
　　－実施形態の効果－
　したがって、この実施形態によると、半導体装置１を高詳細化しながらも第３層間絶縁膜２５上の各配線層２７，２８，３０を平坦化して形成することができる。そのことに加え、ＳＯＧ膜からなる平坦化膜２２の表面と、第１コンタクトホール２３の内周面を構成する平坦化膜２２の側面との双方を、１つの第２層間絶縁膜（ＳｉＮｘ）２４によって覆うことができ、この第２層間絶縁膜（ＳｉＮｘ）２４によって、平坦化膜（ＳＯＧ膜）２２からの不純物の放出を防止して、第１コンタクトホール２３の内側における各配線層２７，２８の酸化を確実に防止することができる。
　さらに、第２コンタクトホール２６をより内径が大きい第１コンタクトホール２３の内部に形成するようにしたので、第２コンタクトホール２６の形成時に、そのアスペクト比を低減して、半導体層１５のドレイン領域１８や下層ゲート電極１３に対するエッチングダメージを低減することができる。さらにまた、エッチング時間を短縮して、オーバーエッチを抑制でき、第２コンタクトホール２６を好適に微細化することができる。
　ここで、図６は、上述のようにして実際に形成した実施例である複数の配線層３５を示す平面図である。図７は、平坦化せずに形成した従来例の配線層３６を示す平面図である。従来例では、図７に示すように、配線層３６のパターンが不均一な幅で形成されているのに対し、本実施形態によれば、図６に示す実施例のように、配線層３５の幅が精度良く均一に形成できることが分かる。
　また、図８は、平坦化しない比較例と平坦化した実施例とについて、複数位置における配線の抵抗値を測定した結果を示すグラフである。図９は、上記比較例及び上記実施例について、複数位置における配線間の抵抗値を測定した結果を示すグラフである。
　比較例の配線層３６は、図８に波線Ａで示すように、ある複数の領域において配線抵抗が大きくなっており、配線層３６断線していることが分かる。一方、実施例では、測定した全ての実施例に係る配線層３５について、配線抵抗が比較的小さく、断線が生じていないことが確認された。
　また、比較例の配線層３６は、図９に波線Ｂで示すように、実施例の配線層３５に比べて配線間の抵抗が小さくなっており、配線層３６同士の間でリークが生じていることが分かる。一方、測定した全ての実施例に係る配線層３５では、配線間の抵抗が高く維持されており、断線が生じていないことが確認された。
　以上説明したように、本発明は、例えば液晶表示装置等に適用される半導体装置、及びその製造方法について有用である。
　　　　　　１　　　半導体装置
　　　　　　３　　　第１コンタクトホール
　　　　　１１　　　ガラス基板（絶縁性基板）
　　　　　１２　　　ＭＯＳトランジスタ
　　　　　１３　　　下層ゲート電極（第１導電性膜）
　　　　　１５　　　半導体層
　　　　　１８　　　ドレイン領域（第１導電性膜）
　　　　　２１　　　第１層間絶縁膜
　　　　　２２　　　平坦化膜
　　　　　２３　　　第１コンタクトホール
　　　　　２４　　　第２層間絶縁膜
　　　　　２５　　　第３層間絶縁膜
　　　　　２６　　　第２コンタクトホール
　　　　　２７　　　ドレイン配線（第２導電性膜）
　　　　　２８　　　下層ゲート配線（第２導電性膜）
　　　　　３２　　　貫通穴　

Claims (13)

  1. 　絶縁性基板上に形成された第１導電性膜と、
    　上記第１導電性膜を覆う第１層間絶縁膜と、
    　上記第１層間絶縁膜に積層された平坦化膜と、
    　上記平坦化膜を貫通する第１コンタクトホールと、
    　上記平坦化膜の表面及び第１コンタクトホールの内面を覆う第２層間絶縁膜と、
    　上記第２層間絶縁膜に積層された第３層間絶縁膜と、
    　上記第１コンタクトホールの内部において該第１コンタクトホールよりも小さい内径で形成され、上記第１層間絶縁膜、上記第２層間絶縁膜、及び上記第３層間絶縁膜を貫通する第２コンタクトホールと、
    　上記第３層間絶縁膜上及び上記第２コンタクトホールの内部に形成され、上記第１導電性膜に電気的に接続された第２導電性膜とを備えている
    ことを特徴とする半導体装置。
  2. 　請求項１に記載された半導体装置において、
    　上記第１コンタクトホールは、上記平坦化膜から上記第１層間絶縁膜の一部に亘って形成されている
    ことを特徴とする半導体装置。
  3. 　請求項１又は２に記載された半導体装置において、
    　上記平坦化膜は、ＳＯＧ膜により構成されている
    ことを特徴とする半導体装置。
  4. 　請求項１乃至３の何れか１つに記載された半導体装置において、
    　上記第２層間絶縁膜は、窒化シリコン膜により構成されている
    ことを特徴とする半導体装置。
  5. 　請求項１乃至４の何れか１つに記載された半導体装置において、
    　上記第１層間絶縁膜は、窒化シリコン膜により構成されている
    ことを特徴とする半導体装置。
  6. 　請求項１乃至５の何れか１つに記載された半導体装置において、
    　上記第３層間絶縁膜は、ＳｉＯ２により構成されている
    ことを特徴とする半導体装置。
  7. 　絶縁性基板上に第１導電性膜を形成する工程と、
    　上記絶縁性基板上に上記第１導電性膜を覆う第１層間絶縁膜を形成する工程と、
    　上記第１層間絶縁膜の表面に平坦化膜を形成する工程と、
    　上記平坦化膜を貫通する第１コンタクトホールを形成する工程と、
    　上記平坦化膜の表面及び第１コンタクトホールの内面を覆う第２層間絶縁膜を形成する工程と、
    　上記第２層間絶縁膜の表面に第３層間絶縁膜を積層する工程と、
    　上記第１コンタクトホールの内部に、上記第１層間絶縁膜、上記第２層間絶縁膜、及び上記第３層間絶縁膜を貫通する第２コンタクトホールを、上記第１コンタクトホールよりも小さい内径で形成する工程と、
    　上記第３層間絶縁膜上及び上記第２コンタクトホールの内部に第２導電性膜を形成し、該第２導電性膜を上記第１導電性膜に電気的に接続する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  8. 　請求項７に記載された半導体装置の製造方法において、
    　上記第１コンタクトホールを形成する工程では、上記第１コンタクトホールを、上記平坦化膜から上記第１層間絶縁膜の一部に亘って形成する
    ことを特徴とする半導体装置の製造方法。
  9. 　請求項８に記載された半導体装置の製造方法において、
    　上記第１コンタクトホールを形成する工程には、上記第１コンタクトホールを形成する領域において上記平坦化膜のみをエッチングして貫通穴を形成する第１エッチング工程と、上記貫通穴の底で露出している上記第１層間絶縁膜、及び上記貫通穴周りの平坦化膜を同時にエッチングする第２エッチング工程とが含まれる
    ことを特徴とする半導体装置の製造方法。
  10. 　請求項７乃至９の何れか１つに記載された半導体装置の製造方法において、
    　上記平坦化膜は、ＳＯＧ膜により構成されている
    ことを特徴とする半導体装置の製造方法。
  11. 　請求項７乃至１０の何れか１つに記載された半導体装置の製造方法において、
    　上記第２層間絶縁膜は、窒化シリコン膜により構成されている
    ことを特徴とする半導体装置の製造方法。
  12. 　請求項７乃至１１の何れか１つに記載された半導体装置の製造方法において、
    　上記第１層間絶縁膜は、窒化シリコン膜により構成されている
    ことを特徴とする半導体装置の製造方法。
  13. 　請求項７乃至１２の何れか１つに記載された半導体装置の製造方法において、
    　上記第３層間絶縁膜は、ＳｉＯ２により構成されている
    ことを特徴とする半導体装置の製造方法。
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