JPH03167840A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH03167840A JPH03167840A JP30665389A JP30665389A JPH03167840A JP H03167840 A JPH03167840 A JP H03167840A JP 30665389 A JP30665389 A JP 30665389A JP 30665389 A JP30665389 A JP 30665389A JP H03167840 A JPH03167840 A JP H03167840A
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- insulating film
- hole
- silicon
- resin
- dielectric constant
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子、特に高密度微細化に伴う多層メタ
ル配線プロセスにおいて、回路性能向上を目的とした眉
間容量低減並びに安定なスルーホール導通を確保するた
めの製造方法に関する．〔従来の技術〕 従来、この種の多層配線構造における層間絶縁膜には、
ＰＳＧｓ ＳｒＯｔｓ ＳｉＯＮ及びＳｉＮ等の材料が
使用されて居り、その比誘電率は概ね３，９〜６．９の
範囲内にある． 高速化等の素子性能を向上させるための要求特性の１つ
として、眉間絶縁膜の容量、即ち眉間容量Ｃ（εＴ：ε
は誘電率，３は面積，ｄは膜厚）の低減化が挙げられる
．そこで、上式から明らかな如く、かかる要求を満たし
、且つ眉間絶縁膜の平坦化を促進するものとして、例え
ば６０００〜１２０００人厚程度の厚膜の眉間絶縁膜が
採用されていた．〔発明が解決しようとする課題〕 然し乍ら、上述した従来の眉間絶縁膜においては、素子
の高密度微細化の要請から眉間絶縁膜に形成されるスル
ーホールの径の縮小化が要求され、従って、実効アスペ
クト比が増加するため、眉間絶縁膜厚をより厚く形戒で
きず、素子特性の向上に限界を生じるという問題点があ
った。
ル配線プロセスにおいて、回路性能向上を目的とした眉
間容量低減並びに安定なスルーホール導通を確保するた
めの製造方法に関する．〔従来の技術〕 従来、この種の多層配線構造における層間絶縁膜には、
ＰＳＧｓ ＳｒＯｔｓ ＳｉＯＮ及びＳｉＮ等の材料が
使用されて居り、その比誘電率は概ね３，９〜６．９の
範囲内にある． 高速化等の素子性能を向上させるための要求特性の１つ
として、眉間絶縁膜の容量、即ち眉間容量Ｃ（εＴ：ε
は誘電率，３は面積，ｄは膜厚）の低減化が挙げられる
．そこで、上式から明らかな如く、かかる要求を満たし
、且つ眉間絶縁膜の平坦化を促進するものとして、例え
ば６０００〜１２０００人厚程度の厚膜の眉間絶縁膜が
採用されていた．〔発明が解決しようとする課題〕 然し乍ら、上述した従来の眉間絶縁膜においては、素子
の高密度微細化の要請から眉間絶縁膜に形成されるスル
ーホールの径の縮小化が要求され、従って、実効アスペ
クト比が増加するため、眉間絶縁膜厚をより厚く形戒で
きず、素子特性の向上に限界を生じるという問題点があ
った。
本発明の目的は、上述した問題点に鑑み、安定なスルー
ホール導通を確保し、眉間容量の低減化により素子性能
が向上できる半導体素子の製造方法を提供するものであ
る。
ホール導通を確保し、眉間容量の低減化により素子性能
が向上できる半導体素子の製造方法を提供するものであ
る。
本発明は上述した目的を達威するため、半導体基板上に
形成された配線層上に、第１絶縁膜を堆積する工程と、
上記第１絶縁膜上に、低誘電率のシリコン系樹脂を堆積
した後、上記シリコン系樹脂に、スルーホール部を開孔
する工程と、上記スルーホール部を含む上記シリコン系
樹脂上に、第２絶縁膜を堆積し、上記第ｌ及び第２絶縁
膜並びに上記シリコン系樹脂から成る層間絶縁膜を形戒
する工程と、上記層間絶縁膜に、上記シリコン系樹脂の
上記スルーホール部内を挿通するスルーホールを開孔す
る工程とを含むものである．〔作 用〕 本発明においては、眉間絶縁膜に低誘電率のシ？コン系
樹脂を用いるので、眉間絶縁膜の眉間容量が低減化され
る。又、スルーホールは、シリコ７ 系Ｗ 脂のスルー
ホール部内を挿通するので、スルーホールとシリコン系
樹脂との接触はない。
形成された配線層上に、第１絶縁膜を堆積する工程と、
上記第１絶縁膜上に、低誘電率のシリコン系樹脂を堆積
した後、上記シリコン系樹脂に、スルーホール部を開孔
する工程と、上記スルーホール部を含む上記シリコン系
樹脂上に、第２絶縁膜を堆積し、上記第ｌ及び第２絶縁
膜並びに上記シリコン系樹脂から成る層間絶縁膜を形戒
する工程と、上記層間絶縁膜に、上記シリコン系樹脂の
上記スルーホール部内を挿通するスルーホールを開孔す
る工程とを含むものである．〔作 用〕 本発明においては、眉間絶縁膜に低誘電率のシ？コン系
樹脂を用いるので、眉間絶縁膜の眉間容量が低減化され
る。又、スルーホールは、シリコ７ 系Ｗ 脂のスルー
ホール部内を挿通するので、スルーホールとシリコン系
樹脂との接触はない。
本発明方法に係る一実施例を図面に基づいて説明する．
尚、図面は工程断面図を示す。
尚、図面は工程断面図を示す。
先ず、基板１上に、周知の技術により、フィールド酸化
膜２、ゲート電極３、中間絶縁膜４及び第１のメタル配
ｖＡ５から或る一層配線パターンを形成した後、上記基
板１全面に、ＣＶＤ法によりＳｉＯ■又はＳｉＯＮ等の
第１層間絶縁膜６を１２０００〜１７０００ 人厚形或
する。その後、周知のエッチバンク技術により、第１層
間絶縁膜６を全面エフチバノクし、上記一層配線パター
ン上に、第ｌ層間絶縁膜６が１５００〜２０００人厚残
るように表面を平坦化する（図面ａ） 次に、上記平坦化された第１層間絶縁膜６上に、比誘電
率３．０〜３．１のシリコン系樹脂（ケイ素化合物）７
を、スピンコート法又はスプレーコート法により４００
０〜５０００人厚コーティングする。その後、上記シリ
コン系樹脂７に、７０〜１００℃の温度で３０分間の熱
処理．ｌ５０〜１８０℃の温度で６０分間の熱処理，４
００℃の温度で３０分間の熱処理を順次施し、シリコン
系樹脂７を熱硬化させる。しかる後、ホトリソグラフィ
技術により、レジストパターン（図示略す）を形戒する
。そして、このレジストパターンをマスクとして、コロ
ン系プラズマによりシリコン系樹脂７を等方性エノチン
グして、テーパー状のスルーホール部７ａを形戒した後
、上記レジストパターンを全面除去する。このとき、ス
ルーホール部７ａの径は後述するスルーホール径の目標
寸法に１．５μを加えた寸法とする（図面ｂ） 続いて、ＣＶＤ法により、全面に、ＳｉＯｚ又はＳｉＯ
Ｎ等の第２Ｎ間絶縁膜８を１０００〜３０００人厚堆積
する。このとき、スルーホール部７ａ上には窪み８ａが
生じる（図面Ｃ） その後、再度、ホトリソグラフィ技術により、レジスト
パターン（図示略す）を形戒する。そして、このレジス
トパターンをマスクとして、第２層間絶縁膜８を異方性
エッチングして、スルーホール部７ａ内に第１のメタル
配線５と接続するスルーホール９を開孔した後、上記レ
ジストパターンを全面除去する。この場合、スルーホー
ル９の径は、スルーホール部の径より１．５μ小さい寸
法に設定されているので、シリコン径ｍ ｌ ７ ７’
ｌ＜ ス／Ｌ／一ホール９の側壁に露出することはない
。又、スルーホール部７ａのテーパ一部における第２層
間絶縁１ｆ！８には窪み８ａが生じているため、スルー
ホール９の開口部はテーバー状に形成される（図面ｄ） しかる後、全面に、第２のメタル配″ｉＩＡ１ｏを堆積
し、これを所定形状にパターニングする。このとき、ス
ルーホール９はテーバー状に形或されているので、第２
のメタル配線１０のカバーレフジが良好となる（図面ｅ
） 即ち、本発明では、眉間絶縁膜の眉間容量Ｃ（εＴ）の
低凍化のため、誘電率εに着目し、第１及び第２層間絶
縁膜６，８間に、低誘電率のシリコン系樹脂膜７を介在
させ、眉間絶縁膜の誘電率εの低化を図ったものである
． 〔発明の効果〕 以上説明したように本発明によれば、眉間絶縁膜として
、誘電率の低いシリコン系樹脂を用いるので、層間ｗＡ
縁膜の層間容量が低減化され、素子性能が向上できる．
又、スルーホールはシリコン系樹脂のスルーホール部内
を挿通ずるので、スルーホールとシリコン系樹脂との接
触が防止でき、従って、安定したスルーホール導通が得
られる．更に、眉間絶縁膜をより厚くする必要がないの
で、スルーホール径縮小化による実効アスペクト比の増
大が抑えられ、スルーホールにおけるカバーレッジが向
上できる等の効果により上述した課題を解決し得る．
膜２、ゲート電極３、中間絶縁膜４及び第１のメタル配
ｖＡ５から或る一層配線パターンを形成した後、上記基
板１全面に、ＣＶＤ法によりＳｉＯ■又はＳｉＯＮ等の
第１層間絶縁膜６を１２０００〜１７０００ 人厚形或
する。その後、周知のエッチバンク技術により、第１層
間絶縁膜６を全面エフチバノクし、上記一層配線パター
ン上に、第ｌ層間絶縁膜６が１５００〜２０００人厚残
るように表面を平坦化する（図面ａ） 次に、上記平坦化された第１層間絶縁膜６上に、比誘電
率３．０〜３．１のシリコン系樹脂（ケイ素化合物）７
を、スピンコート法又はスプレーコート法により４００
０〜５０００人厚コーティングする。その後、上記シリ
コン系樹脂７に、７０〜１００℃の温度で３０分間の熱
処理．ｌ５０〜１８０℃の温度で６０分間の熱処理，４
００℃の温度で３０分間の熱処理を順次施し、シリコン
系樹脂７を熱硬化させる。しかる後、ホトリソグラフィ
技術により、レジストパターン（図示略す）を形戒する
。そして、このレジストパターンをマスクとして、コロ
ン系プラズマによりシリコン系樹脂７を等方性エノチン
グして、テーパー状のスルーホール部７ａを形戒した後
、上記レジストパターンを全面除去する。このとき、ス
ルーホール部７ａの径は後述するスルーホール径の目標
寸法に１．５μを加えた寸法とする（図面ｂ） 続いて、ＣＶＤ法により、全面に、ＳｉＯｚ又はＳｉＯ
Ｎ等の第２Ｎ間絶縁膜８を１０００〜３０００人厚堆積
する。このとき、スルーホール部７ａ上には窪み８ａが
生じる（図面Ｃ） その後、再度、ホトリソグラフィ技術により、レジスト
パターン（図示略す）を形戒する。そして、このレジス
トパターンをマスクとして、第２層間絶縁膜８を異方性
エッチングして、スルーホール部７ａ内に第１のメタル
配線５と接続するスルーホール９を開孔した後、上記レ
ジストパターンを全面除去する。この場合、スルーホー
ル９の径は、スルーホール部の径より１．５μ小さい寸
法に設定されているので、シリコン径ｍ ｌ ７ ７’
ｌ＜ ス／Ｌ／一ホール９の側壁に露出することはない
。又、スルーホール部７ａのテーパ一部における第２層
間絶縁１ｆ！８には窪み８ａが生じているため、スルー
ホール９の開口部はテーバー状に形成される（図面ｄ） しかる後、全面に、第２のメタル配″ｉＩＡ１ｏを堆積
し、これを所定形状にパターニングする。このとき、ス
ルーホール９はテーバー状に形或されているので、第２
のメタル配線１０のカバーレフジが良好となる（図面ｅ
） 即ち、本発明では、眉間絶縁膜の眉間容量Ｃ（εＴ）の
低凍化のため、誘電率εに着目し、第１及び第２層間絶
縁膜６，８間に、低誘電率のシリコン系樹脂膜７を介在
させ、眉間絶縁膜の誘電率εの低化を図ったものである
． 〔発明の効果〕 以上説明したように本発明によれば、眉間絶縁膜として
、誘電率の低いシリコン系樹脂を用いるので、層間ｗＡ
縁膜の層間容量が低減化され、素子性能が向上できる．
又、スルーホールはシリコン系樹脂のスルーホール部内
を挿通ずるので、スルーホールとシリコン系樹脂との接
触が防止でき、従って、安定したスルーホール導通が得
られる．更に、眉間絶縁膜をより厚くする必要がないの
で、スルーホール径縮小化による実効アスペクト比の増
大が抑えられ、スルーホールにおけるカバーレッジが向
上できる等の効果により上述した課題を解決し得る．
図面は本発明方法の一実施例に係る工程断面図である．
１・・・基板、２・・・フィールド酸化膜、３・・・ゲ
ート電極、４・・・中間絶縁膜、５・・・第１のメタル
配線、６・・・第１層間絶縁膜、７・・・シリコン系樹
脂、７ａ・・・スルーホール部、８・・・第２層間絶縁
膜、８ａ・・・窪み、９・・・スルーホール． 本発明方法の工程断面図 手続補正書 （方式） 平戒 ２年 ４月１２ Ｂ
ート電極、４・・・中間絶縁膜、５・・・第１のメタル
配線、６・・・第１層間絶縁膜、７・・・シリコン系樹
脂、７ａ・・・スルーホール部、８・・・第２層間絶縁
膜、８ａ・・・窪み、９・・・スルーホール． 本発明方法の工程断面図 手続補正書 （方式） 平戒 ２年 ４月１２ Ｂ
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成された配線層上に、第１絶縁膜を
堆積する工程と、 上記第１絶縁膜上に、低誘電率のシリコン系樹脂を堆積
した後、上記シリコン系樹脂に、スルーホール部を開孔
する工程と、 上記スルーホール部を含む上記シリコン系樹脂上に、第
２絶縁膜を堆積し、上記第１及び第２絶縁膜並びに上記
シリコン系樹脂から成る層間絶縁膜を形成する工程と、 上記層間絶縁膜に、上記シリコン系樹脂の上記スルーホ
ール部内を挿通するスルーホールを開孔する工程とを含
むことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30665389A JPH03167840A (ja) | 1989-11-28 | 1989-11-28 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30665389A JPH03167840A (ja) | 1989-11-28 | 1989-11-28 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03167840A true JPH03167840A (ja) | 1991-07-19 |
Family
ID=17959701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30665389A Pending JPH03167840A (ja) | 1989-11-28 | 1989-11-28 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03167840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010073425A1 (ja) * | 2008-12-24 | 2010-07-01 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
1989
- 1989-11-28 JP JP30665389A patent/JPH03167840A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010073425A1 (ja) * | 2008-12-24 | 2010-07-01 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US8362623B2 (en) | 2008-12-24 | 2013-01-29 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
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