JPH05121561A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05121561A
JPH05121561A JP28106191A JP28106191A JPH05121561A JP H05121561 A JPH05121561 A JP H05121561A JP 28106191 A JP28106191 A JP 28106191A JP 28106191 A JP28106191 A JP 28106191A JP H05121561 A JPH05121561 A JP H05121561A
Authority
JP
Japan
Prior art keywords
film
metal wiring
metal
hole
etching
Prior art date
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Pending
Application number
JP28106191A
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English (en)
Inventor
Takashi Kinoshita
尚 木下
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
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Abstract

(57)【要約】 【目的】 金属配線上の絶縁膜にウェットエッチする際
の、エンドポイントの検出を容易にする。 【構成】 半導体基板1上に金属配線2を形成すると同
時に、スクライブレーン5上に金属膜11を金属膜2よ
りも広い面積になるよう形成する。金属配線2上と金属
膜11上の部分の絶縁膜3の膜厚が等しくなり、半導体
基板1の面内において、絶縁膜3のジャストエッチング
時間が均一化され、面積が狭いために検出が難しかった
金属配線2上のスルーホール4のジャストエッチングの
ポイントを、面積の広いスクライブレーン5部で検出す
ることができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、絶縁膜にスルーホール
をウェットエッチングで形成するときに、スルーホール
のジャストエッチングのポイントを容易に検出すること
のできる半導体装置の製造方法に関するものである。
【0002】
【従来の技術】近年、半導体装置の製造方法は、半導体
装置の微細化、多層配線化により、層間絶縁膜としてポ
リイミドなどの平坦性に優れた絶縁物が用いられるよう
になってきた。
【0003】以下に従来の半導体装置の製造方法につい
て、図4および図5を参照して説明する。図4は従来の
半導体装置の製造方法を説明するための図であり、同図
(a)はスルーホール4の形成前の金属配線2と絶縁膜
3の断面図、同図(b)は金属配線2上のスルーホール
4のジャストエッチング時の断面図である。
【0004】図4(c)はスクライブレーン5のジャス
トエッチング時の断面図である。図4において、1はシ
リコンなどからなる半導体基板、2は金属配線、3はポ
リイミドなどの平坦性に優れた絶縁膜、4はスルーホー
ル、5はスクライブレーンである。
【0005】図4(a)に示すように、半導体基板1上
に金属配線2を公知の方法で形成してから、半導体基板
1上および金属配線2上を絶縁膜3で覆う。このとき、
絶縁膜3は、金属配線2上よりスクライブレーン5上の
方が厚く形成されてしまう。このため、図4(b)のよ
うに、金属配線2上のスルーホール4がジャストエッチ
ングの状態では、スクライブレーン5のエッチングが完
了していない。
【0006】そこで、図5に示すように、スクライブレ
ーン5のエッチングが完了するまでエッチングを続ける
と、金属配線2上のスルーホール4がオーバーエッチン
グとなってしまう。
【0007】
【発明が解決しようとする課題】このように、従来の方
法では、ウェハ面内で絶縁膜の膜厚が金属配線上とスク
ライブレーン上とで等しくなかったため、スルーホール
部がジャストエッチングの状態では、スクライブレーン
部のエッチングは完了せず、逆に、スクライブレーン部
のエッチングが完了するまでエッチングを続けると、金
属配線上のスルーホール部がオーバーエッチングとな
り、ウェットエッチングのエンドポイントの設定が困難
であるという欠点を有していた。
【0008】本発明は上記従来の問題点を解決するもの
で、面積が狭いために検出が困難であった金属配線上の
スルーホール部のジャストエッチングのポイントを、面
積の広いスクライブレーン部で検出することのできる半
導体装置の製造方法を提供することを目的とする。
【0009】
【課題を解決するための手段】この目的を達成するため
に、本発明の半導体装置の製造方法は、スクライブレー
ン部に金属配線と同じ膜厚の金属膜を形成し、金属配線
上とスクライブレーン上の絶縁膜の膜厚を均一化した。
【0010】
【作用】金属配線上とスクライブレーン上の絶縁膜の膜
厚を同じにしているので、基板面内で絶縁膜のジャスト
エッチング時間が同じくなり、面積が狭いために検出が
困難であった金属配線上のスルーホール部のジャストエ
ッチングのポイントを、面積の広いスクライブレーン部
で検出することができる。
【0011】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
【0012】図1は本発明の一実施例における半導体装
置の製造方法の工程断面図である。図1において、図4
に示した従来例と対応する構成要素には同じ符号を付し
ている。6は金属膜で、スクライブレーン5上に選択的
に形成したものである。金属配線2と金属膜6の膜厚は
同一である。3は基板1の上に塗布されたポリイミドな
どの平坦性に優れた絶縁膜である。
【0013】まず、図1(a)に示すように、シリコン
などからなる半導体基板1の上に、一定の膜厚に金属膜
をスパッタリング法などで形成してから、所定の部分を
残して他の部分を除去することで、金属配線2と、スク
ライブレーン5上の金属膜6とを形成する。このとき、
金属膜6が、金属配線2の、後述するスルーホール4形
成部分の面積よりも、広い面積に形成する。その後、半
導体基板1上に絶縁膜3を形成する。このとき、金属配
線2と金属膜6の膜厚が等しいため、金属配線2上と金
属膜6上における部分の絶縁膜3の膜厚も等しくなる。
【0014】次に、図1(b)に示すように、フォトレ
ジスト(図示せず)をマスクとして、ウェットエッチン
グ法により、絶縁膜3にスルーホール4とスクライブレ
ーン5とを形成する。このとき、金属配線2上と金属膜
6上の絶縁膜3の膜厚が等しいために、スルーホール4
とスクライブレーン5のジャストエッチング時間が等し
くなる。
【0015】このように、金属配線2の形成と同時にス
クライブレーン5上に金属膜6を形成することで、金属
配線2上と金属膜6上の絶縁膜3の膜厚が等しくなり、
半導体基板1面内でジャストエッチング時間が均一化さ
れるため、面積が狭いために検出が困難であった金属配
線2上のスルーホール4のジャストエッチングのポイン
トを、面積の広いスクライブレーン部で検出することが
できる。その結果、スルーホール4とスクライブレーン
5のジャストエッチング時間の制御が容易になる。
【0016】なお、本発明は、多層配線を形成する場合
にも利用することができる。すなわち、2層配線の場合
には、図1(b)の工程後、さらに、その表面上に金属
膜を形成してから、図3に示すように、スルーホールを
通して第一層の金属配線2に接続されるよう第二層の金
属配線7を選択的に形成するとともに、第一層の金属膜
6上に第二層の金属膜8も選択的に形成する。そして、
第二層の絶縁膜9を全面に形成してから、この絶縁膜9
の所定箇所を選択的に除去してスルーホール4とスクラ
イブレーン5とを形成する。このとき、金属配線7上と
金属膜8上の絶縁膜9の膜厚が等しいために、スルーホ
ール4とスクライブレーン5のジャストエッチング時間
が等しくなる。
【0017】さらに、3層配線の場合には、図3の工程
後、さらに、その表面上に金属膜を形成してから、図4
に示すように、スルーホールを通して第二層の金属配線
7に接続されるよう第三層の金属配線10を選択的に形
成するとともに、第二層の金属膜8上に第三層の金属膜
11も選択的に形成する。そして、第三層の絶縁膜12
を全面に形成してから、この絶縁膜12の所定箇所を選
択的に除去してスルーホール4とスクライブレーン5と
を形成する。このとき、金属配線10上と金属膜11上
の絶縁膜12の膜厚が等しいために、スルーホール4と
スクライブレーン5のジャストエッチング時間が等しく
なる。
【0018】これらのいずれの実施例においても、スク
ライブレーン5上の金属膜6、同6、8、または同6、
8、11は、1枚のマスクを追加することで一度に除去
することができ、工程追加による製造コストの上昇も非
常に少ない。
【0019】
【発明の効果】以上のように本発明は、半導体基板表面
に金属配線の形成と同時にスクライブレーン上に金属膜
を設け、金属配線上のスルーホール部とスクライブレー
ン部の絶縁膜の膜厚を等しくするので、基板面内のジャ
ストエッチング時間が均一化され、面積が狭くジャスト
エッチングのポイントの検出が困難であった金属配線上
のスルーホール部のジャストエッチングのポイントを面
積の広いスクライブレーン部で検出することができる。
【図面の簡単な説明】
【図1】(a)は本発明の第1の実施例の第1の工程を
説明するための断面図 (b)は同じく第2の工程を説明するための断面図
【図2】本発明の第2の実施例を説明するための断面図
【図3】本発明の第3の実施例を説明するための断面図
【図4】(a)は従来の半導体装置の製造方法の第1の
工程を説明するための断面図 (b)は同じく第2の工程を説明するための断面図
【図5】従来の方法において、スクライブレーンのエッ
チング完了時の状態を示す断面図
【符号の説明】
1 半導体基板 2,7,10 金属配線 3,9,12 絶縁膜 4 スルーホール 5 スクライブレーン

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に金属配線するとともに、前
    記金属配線と同じ膜厚の金属膜を、前記金属配線のスル
    ーホール形成部分よりも広い面積でスクライブレーン上
    に形成し、前記絶縁膜の、前記金属配線上の部分に、ウ
    ェットエッチングによりスルーホールを形成する際、前
    記スルーホールのジャストエッチングのポイントを前記
    スクライブレーン部で検出することを特徴とする半導体
    装置の製造方法。
JP28106191A 1991-10-28 1991-10-28 半導体装置の製造方法 Pending JPH05121561A (ja)

Priority Applications (1)

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JP28106191A JPH05121561A (ja) 1991-10-28 1991-10-28 半導体装置の製造方法

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JP28106191A JPH05121561A (ja) 1991-10-28 1991-10-28 半導体装置の製造方法

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JPH05121561A true JPH05121561A (ja) 1993-05-18

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ID=17633771

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JP28106191A Pending JPH05121561A (ja) 1991-10-28 1991-10-28 半導体装置の製造方法

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JP (1) JPH05121561A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5622899A (en) * 1996-04-22 1997-04-22 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating semiconductor chips separated by scribe lines used for endpoint detection

Cited By (1)

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Publication number Priority date Publication date Assignee Title
US5622899A (en) * 1996-04-22 1997-04-22 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating semiconductor chips separated by scribe lines used for endpoint detection

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