JPS63122244A - 半導体装置における配線形成方法 - Google Patents
半導体装置における配線形成方法Info
- Publication number
- JPS63122244A JPS63122244A JP26929386A JP26929386A JPS63122244A JP S63122244 A JPS63122244 A JP S63122244A JP 26929386 A JP26929386 A JP 26929386A JP 26929386 A JP26929386 A JP 26929386A JP S63122244 A JPS63122244 A JP S63122244A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体装置における配線形成方法に関し、さ
らに詳細にいえば、リフトオフ法により基板上に配線を
形成する方法に関する。
らに詳細にいえば、リフトオフ法により基板上に配線を
形成する方法に関する。
〈従来の技術〉
従来から、レジストパターンを使用して配線金属を蒸着
し、その後、レジストパターンと共にその上面の金属を
除去することにより、基板上に所望形状の配線金属を残
留させる、いわゆるリフトオフ法による配線形成方法が
多用されている。
し、その後、レジストパターンと共にその上面の金属を
除去することにより、基板上に所望形状の配線金属を残
留させる、いわゆるリフトオフ法による配線形成方法が
多用されている。
上記リフトオフ法による配線形成方法としては、従来か
ら、 ■ 基板（１１）の表面にレジストパターン（１２）を
形成した状態で配線金属（１３）を所定厚みに蒸着し、
その後、レジストパターン（１２）と共にその上面の配
線金属（１３）を除去する方法（第２図参照）、■ 基
板（２１）の表面に断面逆台形状のレジストパターン（
２２）を形成した状態で配線金属（２３）を所定厚みに
蒸着し、その後、レジストパターン（２２）と共にその
上面の配線金属（２３）を除去する方法（第３図、およ
び昭和６０年１２月半導体・集積回路技術第２９回シン
ポジウム講演論文集ｒＬＭＲ−ＵＶの反射型アライナに
よる露光特性」参照）、■ 基板（３１）の表面にスペ
ーサ層（３４）を形成した後、レジストパターン（３２
）を形成して、レジストパターン（３２）に対応させて
スペーサ層（３４）をエツチングし、さらにスペーサ層
（３４）をサイドエツチングし、この状態において配線
金属（３８）を所定厚みに蒸着し、その後、レジストパ
ターン（３２）と共にその上面の配線金属（３３）を除
去する方法（第４図、および昭和５６年度電子通信学界
半導体・材料部門全国大会筒１３０頁ｒＧａＡｓｌＣ二
層配線技術」参照）、および、 ■ 基板（４１）の表面に第１のレジストパターン（４
２）、５１０２膜（４５）、および第２のレジストパタ
ーン（４６）をこの順に形成して第２のレジストパター
ン（４６）に対応させてエツチングを行なった後、第１
のレジストパターン（４２）をサイドエツチングし、こ
の状態において配線金属（４３）を所定厚みに蒸着し、
その後、レジストパターン（４２）と共にその上層部分
を除去する方法（第５図参照）が提供されていた。
ら、 ■ 基板（１１）の表面にレジストパターン（１２）を
形成した状態で配線金属（１３）を所定厚みに蒸着し、
その後、レジストパターン（１２）と共にその上面の配
線金属（１３）を除去する方法（第２図参照）、■ 基
板（２１）の表面に断面逆台形状のレジストパターン（
２２）を形成した状態で配線金属（２３）を所定厚みに
蒸着し、その後、レジストパターン（２２）と共にその
上面の配線金属（２３）を除去する方法（第３図、およ
び昭和６０年１２月半導体・集積回路技術第２９回シン
ポジウム講演論文集ｒＬＭＲ−ＵＶの反射型アライナに
よる露光特性」参照）、■ 基板（３１）の表面にスペ
ーサ層（３４）を形成した後、レジストパターン（３２
）を形成して、レジストパターン（３２）に対応させて
スペーサ層（３４）をエツチングし、さらにスペーサ層
（３４）をサイドエツチングし、この状態において配線
金属（３８）を所定厚みに蒸着し、その後、レジストパ
ターン（３２）と共にその上面の配線金属（３３）を除
去する方法（第４図、および昭和５６年度電子通信学界
半導体・材料部門全国大会筒１３０頁ｒＧａＡｓｌＣ二
層配線技術」参照）、および、 ■ 基板（４１）の表面に第１のレジストパターン（４
２）、５１０２膜（４５）、および第２のレジストパタ
ーン（４６）をこの順に形成して第２のレジストパター
ン（４６）に対応させてエツチングを行なった後、第１
のレジストパターン（４２）をサイドエツチングし、こ
の状態において配線金属（４３）を所定厚みに蒸着し、
その後、レジストパターン（４２）と共にその上層部分
を除去する方法（第５図参照）が提供されていた。
〈発明が解決しようとする問題点〉
上記■の配線形成方法においては、レジストのダレによ
る影響を受けて、配線の上側部にパリが発生しく第２図
Ｂ参照）、その後層間絶縁を施した場合において絶縁破
壊の原因になり、ひいては、半導体装置の歩留まりが低
下してしまうという問題があるとともに、層間絶縁を施
した状態における平坦化が困難であるという問題がある
。
る影響を受けて、配線の上側部にパリが発生しく第２図
Ｂ参照）、その後層間絶縁を施した場合において絶縁破
壊の原因になり、ひいては、半導体装置の歩留まりが低
下してしまうという問題があるとともに、層間絶縁を施
した状態における平坦化が困難であるという問題がある
。
上記■の配線形成方法においては、逆台形状のレジスト
パターン（２２）の寸法精度を余り向上させることがで
きないのであるから、配線の形成精度が低下するという
問題があり、例えば、電界効果トランジスタのゲート電
極に対する配線を形成する場合には、ソース電極、ドレ
イン電極に対する正確な相対位置を確保することが困難
になる。また、層間絶縁を施した場合における平坦化が
困難であるという問題もある。
パターン（２２）の寸法精度を余り向上させることがで
きないのであるから、配線の形成精度が低下するという
問題があり、例えば、電界効果トランジスタのゲート電
極に対する配線を形成する場合には、ソース電極、ドレ
イン電極に対する正確な相対位置を確保することが困難
になる。また、層間絶縁を施した場合における平坦化が
困難であるという問題もある。
上記■の配線形成方法においては、サイドエツチングに
より配線金属（３３）とスペーサ層（３４）との間にか
なり幅が広く、シかも深い溝が形成されることになるの
であるから、層間絶縁を施した状態における平坦化が困
難になるという問題がある。
より配線金属（３３）とスペーサ層（３４）との間にか
なり幅が広く、シかも深い溝が形成されることになるの
であるから、層間絶縁を施した状態における平坦化が困
難になるという問題がある。
上記■の配線形成方法においては、配線形成工程が複雑
化するだけでなく、層間絶縁を施した状態における平坦
化が困難であるという問題がある。
化するだけでなく、層間絶縁を施した状態における平坦
化が困難であるという問題がある。
そして、上記向れの場合においても、層間絶縁を施した
状態における平坦化が困難であるという問題を有してい
るが、この問題は、将来半導体装置の集積度を向上させ
るために多層構造を採用した場合に、断線、或は短絡等
を発生させる原因になるのであるから、到底無視するこ
とはできないのである。
状態における平坦化が困難であるという問題を有してい
るが、この問題は、将来半導体装置の集積度を向上させ
るために多層構造を採用した場合に、断線、或は短絡等
を発生させる原因になるのであるから、到底無視するこ
とはできないのである。
〈発明の目的〉
この発明は上記の問題点に鑑みてなされたものであり、
レジストのダレの影響を受けることなく正確な配線パタ
ーンを形成することができるとともに、層間絶縁を施し
た状態における平坦化を簡単に達成することができる半
導体装置の配線形成方法を提供することを目的としてい
る。
レジストのダレの影響を受けることなく正確な配線パタ
ーンを形成することができるとともに、層間絶縁を施し
た状態における平坦化を簡単に達成することができる半
導体装置の配線形成方法を提供することを目的としてい
る。
く問題点を解決するための手段〉
上記の目的を達成するための、この発明の配線形成方法
は、基板上に、ウェットエツチングされにくい第１のス
ペーサ層、およびウェットエツチングされやすい第２の
スペーサ層をこの順に形成した後、所定のレジストパタ
ーンに基いてドライエツチングを施すことにより、上記
２層を垂直にエツチングし、次いでウェットエツチング
を施すことにより第２のスペーサ層をサイドエツチング
し、その後配線金属を蒸着して、レジストパターンを除
去することにより所望の配線パターンを得るものである
。
は、基板上に、ウェットエツチングされにくい第１のス
ペーサ層、およびウェットエツチングされやすい第２の
スペーサ層をこの順に形成した後、所定のレジストパタ
ーンに基いてドライエツチングを施すことにより、上記
２層を垂直にエツチングし、次いでウェットエツチング
を施すことにより第２のスペーサ層をサイドエツチング
し、その後配線金属を蒸着して、レジストパターンを除
去することにより所望の配線パターンを得るものである
。
但し、両スペーサ層としては、互に異なる形成条件で形
成されたＳｉＮ膜であってもよい。
成されたＳｉＮ膜であってもよい。
く作用〉
以上の配線形成方法であれば、基板上に形成された、ウ
ェットエツチングされにくい第１のスペーサ層、および
ウェットエツチングされやすい第２のスペーサ層に対し
、て、所定のレジストパターンに基いてドライエツチン
グを施すことにより、上記２層を垂直にエツチングし、
次いでウェットエツチングを施すことにより第２のスペ
ーサ層のみをサイドエツチングし、その後配線金属を蒸
着して所望の配線パターンを得ることができ、この結果
、第２のスペーサ層と配線金属との間のみに幅が狭く、
かつ浅い溝が形成されるので、レジストのブレの影響を
受けることなく高精度の配線パターンを形成することが
できる。
ェットエツチングされにくい第１のスペーサ層、および
ウェットエツチングされやすい第２のスペーサ層に対し
、て、所定のレジストパターンに基いてドライエツチン
グを施すことにより、上記２層を垂直にエツチングし、
次いでウェットエツチングを施すことにより第２のスペ
ーサ層のみをサイドエツチングし、その後配線金属を蒸
着して所望の配線パターンを得ることができ、この結果
、第２のスペーサ層と配線金属との間のみに幅が狭く、
かつ浅い溝が形成されるので、レジストのブレの影響を
受けることなく高精度の配線パターンを形成することが
できる。
また、両スペーサ層が、互に異なる形成条件で形成され
たＳｉＮ膜である場合にも、上記と同様の作用を行なわ
せることができる。
たＳｉＮ膜である場合にも、上記と同様の作用を行なわ
せることができる。
〈実施例〉
以下、実施例を示す添付図面によって詳細に説明する。
第１図はこの発明の配線形成方法の一実施例を示す工程
図である。
図である。
先ず、基板（１）の表面に、ウェットエツチングされに
くい第１のスペーサ層（２）、ウェットエツチングされ
易い第２のスペーサ層（３）、およびレジストパターン
（４）をこの順に形成する（ｍ１図Ａ参照）。
くい第１のスペーサ層（２）、ウェットエツチングされ
易い第２のスペーサ層（３）、およびレジストパターン
（４）をこの順に形成する（ｍ１図Ａ参照）。
次いで、上記レジストパターン（４）をマスクとしてド
ライエツチングを行なうことにより、上記両スペーサ層
［２］ （３）を垂直にエツチングし、レジストパター
ン（４）の開口部に対応する領域において両スペーサ層
（２） （３）を除去する（第１図Ｃ参照）。
ライエツチングを行なうことにより、上記両スペーサ層
［２］ （３）を垂直にエツチングし、レジストパター
ン（４）の開口部に対応する領域において両スペーサ層
（２） （３）を除去する（第１図Ｃ参照）。
その後、ウェットエツチングを行なうことにより、上記
第２のスペーサ層（３）のみにサイドエツチングを施す
（第１図Ｃ参照）。
第２のスペーサ層（３）のみにサイドエツチングを施す
（第１図Ｃ参照）。
そして、配線金属を所定厚み（上記両スペーサ層の厚み
の和とほぼ等しい厚み）に蒸着することにより、第１の
スペーサ層（２）の開口部に配線パターン（Ｓを形成す
るとともに、残余の部分においてはレジストパターン（
４）の上面に所定厚みの配線金属層（６）を形成する（
第１図り参照）。
の和とほぼ等しい厚み）に蒸着することにより、第１の
スペーサ層（２）の開口部に配線パターン（Ｓを形成す
るとともに、残余の部分においてはレジストパターン（
４）の上面に所定厚みの配線金属層（６）を形成する（
第１図り参照）。
したがって、その後、レジストパターン【４）と共に配
線金属層１ａを除去することにより、第１図Ｅに示すよ
うに、第２のスペーサ層（３）と配線パターン（５）と
の間に幅が狭く、かつ浅い溝（７′）が形成されること
になり、層間絶縁（８）を施した状態において、第１図
Ｆに示すように、表面をほぼ平坦化することができる。
線金属層１ａを除去することにより、第１図Ｅに示すよ
うに、第２のスペーサ層（３）と配線パターン（５）と
の間に幅が狭く、かつ浅い溝（７′）が形成されること
になり、層間絶縁（８）を施した状態において、第１図
Ｆに示すように、表面をほぼ平坦化することができる。
具体例に基いてさらに詳細に説明すると、基板口）の表
面に、プラズマＣＶＤ法により５ＩＮＪｌｉを３．０Ｏ
ＯＡの厚みに形成することにより第１のスペーサ層（２
）を形成し、次いで、第１のスペーサ層〔−の表面に、
プラズマＣＶＤ法によりＳｉＮ膜を２，０ＯＯＡの厚み
に形成することにより第２のスペーサ層（３）を形成す
る。但し、上記両ＳｉＮ膜の形成に当っては、形成条件
を互に変化させることにより、ＨＦ（弗酸）に対する耐
性を異ならせ、ＨＦによるウェットエツチングを受けに
くい第１のスペーサ層（２）と、ＨＦによるウェットエ
ツチングを受は易い第２のスペーサ層（３）とを形成す
ることができる（” Ｃｈａｒａｃｔｅｒｔｚａｔｉｏ
ｎ ｏｆ ＰｌａｓｍａＳｌｌｌｃｏｎ Ｎ１ｔｒ１ｄ
ｅ Ｌａｙｅｒｓ ” Ｗ、Ａ、Ｐ、Ｃ１ａａｓｓｅｎ
、Ｗ、Ｇ。
面に、プラズマＣＶＤ法により５ＩＮＪｌｉを３．０Ｏ
ＯＡの厚みに形成することにより第１のスペーサ層（２
）を形成し、次いで、第１のスペーサ層〔−の表面に、
プラズマＣＶＤ法によりＳｉＮ膜を２，０ＯＯＡの厚み
に形成することにより第２のスペーサ層（３）を形成す
る。但し、上記両ＳｉＮ膜の形成に当っては、形成条件
を互に変化させることにより、ＨＦ（弗酸）に対する耐
性を異ならせ、ＨＦによるウェットエツチングを受けに
くい第１のスペーサ層（２）と、ＨＦによるウェットエ
ツチングを受は易い第２のスペーサ層（３）とを形成す
ることができる（” Ｃｈａｒａｃｔｅｒｔｚａｔｉｏ
ｎ ｏｆ ＰｌａｓｍａＳｌｌｌｃｏｎ Ｎ１ｔｒ１ｄ
ｅ Ｌａｙｅｒｓ ” Ｗ、Ａ、Ｐ、Ｃ１ａａｓｓｅｎ
、Ｗ、Ｇ。
Ｊ、Ｎ、ｖａｌｋｅｎｂｕｒｇ、Ｐ、Ｈ，Ｐ、Ｍ、Ｈａ
ｂｒａｋｅｎ、ａｎｄＹ、Ｔａａ＋ｍｉｎｇａ ： Ｊ
、ＥＩ：ｅｃｔｒｏｃｈｅｍ、ｓｏｃ、：５ＯＬＩＤ−
８ＴＡＴＥＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯ
ＧＹ Ｖｏｌ、１３０． ｆｌｌ１２Ｄｅｃｅｍｂｅｒ
Ｌ９８３参照）。
ｂｒａｋｅｎ、ａｎｄＹ、Ｔａａ＋ｍｉｎｇａ ： Ｊ
、ＥＩ：ｅｃｔｒｏｃｈｅｍ、ｓｏｃ、：５ＯＬＩＤ−
８ＴＡＴＥＳＣＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯ
ＧＹ Ｖｏｌ、１３０． ｆｌｌ１２Ｄｅｃｅｍｂｅｒ
Ｌ９８３参照）。
そして、上記第２のスペーサ層（３）の表面にレジスト
パターン（４）を形成した状態でＣＦ４ガスを用いた反
応性イオンエツチングにより、両スペーサ層（２） （
３）を垂直にエツチングし、レジストパターン（４）の
開口部に対応する部分の基板（１）を露出させる。
パターン（４）を形成した状態でＣＦ４ガスを用いた反
応性イオンエツチングにより、両スペーサ層（２） （
３）を垂直にエツチングし、レジストパターン（４）の
開口部に対応する部分の基板（１）を露出させる。
その後、緩衝弗酸（ＨＦ ：Ｈ２Ｏ−１： １０）を用
いて数十秒間ウェットエツチングを行なうことにより、
第２のスペーサ層（３）のみを所定量だけサイドエツチ
ングする。但し、上記サイドエツチング量は、緩衝弗酸
の緩衝度、ウェットエツチング所要時間、および第２の
スペーサ層（３）の耐性に基いて定まるものであり、高
い精度で制御することができる。
いて数十秒間ウェットエツチングを行なうことにより、
第２のスペーサ層（３）のみを所定量だけサイドエツチ
ングする。但し、上記サイドエツチング量は、緩衝弗酸
の緩衝度、ウェットエツチング所要時間、および第２の
スペーサ層（３）の耐性に基いて定まるものであり、高
い精度で制御することができる。
次いで、配線金属としてＡｕを４，０ＯＯＡの厚みに蒸
着した後、レジストパターン（４）およびその上のＡｕ
層を除去することにより基板（１）の表面における配線
の形成を行なうことができた。
着した後、レジストパターン（４）およびその上のＡｕ
層を除去することにより基板（１）の表面における配線
の形成を行なうことができた。
そして、以上のようにして得られた半導体装置に対して
層間絶縁を施すことにより、層間絶縁層の表面を平坦化
することができた。
層間絶縁を施すことにより、層間絶縁層の表面を平坦化
することができた。
尚、この発明は上記の実施例に限定されるものではなく
、例えば第１のスペーサ層１２）と第２のスペーサ層（
３）とを互に異なる材質で形成することが可能である他
、ウェットエツチング条件を上記実施例と異なる条件に
することが可能であり、その他この発明の要旨を変更し
ない範囲内において、種々の設計変更を施すことが可能
である。
、例えば第１のスペーサ層１２）と第２のスペーサ層（
３）とを互に異なる材質で形成することが可能である他
、ウェットエツチング条件を上記実施例と異なる条件に
することが可能であり、その他この発明の要旨を変更し
ない範囲内において、種々の設計変更を施すことが可能
である。
〈発明の効果〉
以上のようにこの発明は、スペーサ層を２層構造とする
とともに、両スペーサ層にレジストパターンをマスクと
するドライエツチングを施した後、上側のスペーサ層の
みにウェットエツチングを施し、その後、配線金属を蒸
着するようにしているので、レジストのダレの影響を受
けることなく正確な配線パターンを形成することかがで
きるとともに、層間絶縁を施した状態における表面の平
坦化を達成することができるという特有の効果を奏する
。
とともに、両スペーサ層にレジストパターンをマスクと
するドライエツチングを施した後、上側のスペーサ層の
みにウェットエツチングを施し、その後、配線金属を蒸
着するようにしているので、レジストのダレの影響を受
けることなく正確な配線パターンを形成することかがで
きるとともに、層間絶縁を施した状態における表面の平
坦化を達成することができるという特有の効果を奏する
。
第１図はこの発明の配線形成方法の一実施例を説明する
工程図、 第２図から第５図はそれぞれ従来例を示す途中工程図。 （１）・・・基板、（２・・・第１のスペーサ層、（３
）・・・第２のスペーサ層、（４）・・・レジストパタ
ーン、【５）・・・配線パターン
工程図、 第２図から第５図はそれぞれ従来例を示す途中工程図。 （１）・・・基板、（２・・・第１のスペーサ層、（３
）・・・第２のスペーサ層、（４）・・・レジストパタ
ーン、【５）・・・配線パターン
Claims (1)
- 【特許請求の範囲】 １、基板上に、ウェットエッチングされにくい第１のス
ペーサ層、およびウェットエッチングされやすい第２の
スペーサ層をこの順に形成した後、所定のレジストパタ
ーンに基いてドライエッチングを施すことにより、上記
２層を垂直にエッチングし、次いでウェットエッチング
を施すことにより第２のスペーサ層をサイドエッチング
し、その後配線金属を蒸着して、レジストパターンを除
去することを特徴とする半導体装置における配線形成 方法。 ２、両スペーサ層が、互に異なる形成条件で形成された
ＳｉＮ膜である上記特許請求の範囲第１項記載の半導体
装置における配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26929386A JPH0734440B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体装置における配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26929386A JPH0734440B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体装置における配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122244A true JPS63122244A (ja) | 1988-05-26 |
| JPH0734440B2 JPH0734440B2 (ja) | 1995-04-12 |
Family
ID=17470329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26929386A Expired - Lifetime JPH0734440B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体装置における配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734440B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8399356B2 (en) | 2008-03-28 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
-
1986
- 1986-11-12 JP JP26929386A patent/JPH0734440B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8399356B2 (en) | 2008-03-28 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734440B2 (ja) | 1995-04-12 |
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