JPS63122244A - 半導体装置における配線形成方法 - Google Patents
半導体装置における配線形成方法Info
- Publication number
- JPS63122244A JPS63122244A JP26929386A JP26929386A JPS63122244A JP S63122244 A JPS63122244 A JP S63122244A JP 26929386 A JP26929386 A JP 26929386A JP 26929386 A JP26929386 A JP 26929386A JP S63122244 A JPS63122244 A JP S63122244A
- Authority
- JP
- Japan
- Prior art keywords
- spacer layer
- wiring
- resist pattern
- wet
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000001039 wet etching Methods 0.000 claims abstract description 14
- 238000001312 dry etching Methods 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 5
- 238000007665 sagging Methods 0.000 abstract description 2
- 230000008020 evaporation Effects 0.000 abstract 1
- 238000001704 evaporation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 50
- 238000009413 insulation Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- XZDIPBKBAUGFFE-UHFFFAOYSA-N 2-diazonio-5-sulfonaphthalen-1-olate;formaldehyde;phenol Chemical compound O=C.OC1=CC=CC=C1.N#[N+]C1=CC=C2C(S(=O)(=O)O)=CC=CC2=C1[O-] XZDIPBKBAUGFFE-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体装置における配線形成方法に関し、さ
らに詳細にいえば、リフトオフ法により基板上に配線を
形成する方法に関する。
らに詳細にいえば、リフトオフ法により基板上に配線を
形成する方法に関する。
〈従来の技術〉
従来から、レジストパターンを使用して配線金属を蒸着
し、その後、レジストパターンと共にその上面の金属を
除去することにより、基板上に所望形状の配線金属を残
留させる、いわゆるリフトオフ法による配線形成方法が
多用されている。
し、その後、レジストパターンと共にその上面の金属を
除去することにより、基板上に所望形状の配線金属を残
留させる、いわゆるリフトオフ法による配線形成方法が
多用されている。
上記リフトオフ法による配線形成方法としては、従来か
ら、 ■ 基板(11)の表面にレジストパターン(12)を
形成した状態で配線金属(13)を所定厚みに蒸着し、
その後、レジストパターン(12)と共にその上面の配
線金属(13)を除去する方法(第2図参照)、■ 基
板(21)の表面に断面逆台形状のレジストパターン(
22)を形成した状態で配線金属(23)を所定厚みに
蒸着し、その後、レジストパターン(22)と共にその
上面の配線金属(23)を除去する方法(第3図、およ
び昭和60年12月半導体・集積回路技術第29回シン
ポジウム講演論文集rLMR−UVの反射型アライナに
よる露光特性」参照)、■ 基板(31)の表面にスペ
ーサ層(34)を形成した後、レジストパターン(32
)を形成して、レジストパターン(32)に対応させて
スペーサ層(34)をエツチングし、さらにスペーサ層
(34)をサイドエツチングし、この状態において配線
金属(38)を所定厚みに蒸着し、その後、レジストパ
ターン(32)と共にその上面の配線金属(33)を除
去する方法(第4図、および昭和56年度電子通信学界
半導体・材料部門全国大会筒130頁rGaAslC二
層配線技術」参照)、および、 ■ 基板(41)の表面に第1のレジストパターン(4
2)、5102膜(45)、および第2のレジストパタ
ーン(46)をこの順に形成して第2のレジストパター
ン(46)に対応させてエツチングを行なった後、第1
のレジストパターン(42)をサイドエツチングし、こ
の状態において配線金属(43)を所定厚みに蒸着し、
その後、レジストパターン(42)と共にその上層部分
を除去する方法(第5図参照)が提供されていた。
ら、 ■ 基板(11)の表面にレジストパターン(12)を
形成した状態で配線金属(13)を所定厚みに蒸着し、
その後、レジストパターン(12)と共にその上面の配
線金属(13)を除去する方法(第2図参照)、■ 基
板(21)の表面に断面逆台形状のレジストパターン(
22)を形成した状態で配線金属(23)を所定厚みに
蒸着し、その後、レジストパターン(22)と共にその
上面の配線金属(23)を除去する方法(第3図、およ
び昭和60年12月半導体・集積回路技術第29回シン
ポジウム講演論文集rLMR−UVの反射型アライナに
よる露光特性」参照)、■ 基板(31)の表面にスペ
ーサ層(34)を形成した後、レジストパターン(32
)を形成して、レジストパターン(32)に対応させて
スペーサ層(34)をエツチングし、さらにスペーサ層
(34)をサイドエツチングし、この状態において配線
金属(38)を所定厚みに蒸着し、その後、レジストパ
ターン(32)と共にその上面の配線金属(33)を除
去する方法(第4図、および昭和56年度電子通信学界
半導体・材料部門全国大会筒130頁rGaAslC二
層配線技術」参照)、および、 ■ 基板(41)の表面に第1のレジストパターン(4
2)、5102膜(45)、および第2のレジストパタ
ーン(46)をこの順に形成して第2のレジストパター
ン(46)に対応させてエツチングを行なった後、第1
のレジストパターン(42)をサイドエツチングし、こ
の状態において配線金属(43)を所定厚みに蒸着し、
その後、レジストパターン(42)と共にその上層部分
を除去する方法(第5図参照)が提供されていた。
〈発明が解決しようとする問題点〉
上記■の配線形成方法においては、レジストのダレによ
る影響を受けて、配線の上側部にパリが発生しく第2図
B参照)、その後層間絶縁を施した場合において絶縁破
壊の原因になり、ひいては、半導体装置の歩留まりが低
下してしまうという問題があるとともに、層間絶縁を施
した状態における平坦化が困難であるという問題がある
。
る影響を受けて、配線の上側部にパリが発生しく第2図
B参照)、その後層間絶縁を施した場合において絶縁破
壊の原因になり、ひいては、半導体装置の歩留まりが低
下してしまうという問題があるとともに、層間絶縁を施
した状態における平坦化が困難であるという問題がある
。
上記■の配線形成方法においては、逆台形状のレジスト
パターン(22)の寸法精度を余り向上させることがで
きないのであるから、配線の形成精度が低下するという
問題があり、例えば、電界効果トランジスタのゲート電
極に対する配線を形成する場合には、ソース電極、ドレ
イン電極に対する正確な相対位置を確保することが困難
になる。また、層間絶縁を施した場合における平坦化が
困難であるという問題もある。
パターン(22)の寸法精度を余り向上させることがで
きないのであるから、配線の形成精度が低下するという
問題があり、例えば、電界効果トランジスタのゲート電
極に対する配線を形成する場合には、ソース電極、ドレ
イン電極に対する正確な相対位置を確保することが困難
になる。また、層間絶縁を施した場合における平坦化が
困難であるという問題もある。
上記■の配線形成方法においては、サイドエツチングに
より配線金属(33)とスペーサ層(34)との間にか
なり幅が広く、シかも深い溝が形成されることになるの
であるから、層間絶縁を施した状態における平坦化が困
難になるという問題がある。
より配線金属(33)とスペーサ層(34)との間にか
なり幅が広く、シかも深い溝が形成されることになるの
であるから、層間絶縁を施した状態における平坦化が困
難になるという問題がある。
上記■の配線形成方法においては、配線形成工程が複雑
化するだけでなく、層間絶縁を施した状態における平坦
化が困難であるという問題がある。
化するだけでなく、層間絶縁を施した状態における平坦
化が困難であるという問題がある。
そして、上記向れの場合においても、層間絶縁を施した
状態における平坦化が困難であるという問題を有してい
るが、この問題は、将来半導体装置の集積度を向上させ
るために多層構造を採用した場合に、断線、或は短絡等
を発生させる原因になるのであるから、到底無視するこ
とはできないのである。
状態における平坦化が困難であるという問題を有してい
るが、この問題は、将来半導体装置の集積度を向上させ
るために多層構造を採用した場合に、断線、或は短絡等
を発生させる原因になるのであるから、到底無視するこ
とはできないのである。
〈発明の目的〉
この発明は上記の問題点に鑑みてなされたものであり、
レジストのダレの影響を受けることなく正確な配線パタ
ーンを形成することができるとともに、層間絶縁を施し
た状態における平坦化を簡単に達成することができる半
導体装置の配線形成方法を提供することを目的としてい
る。
レジストのダレの影響を受けることなく正確な配線パタ
ーンを形成することができるとともに、層間絶縁を施し
た状態における平坦化を簡単に達成することができる半
導体装置の配線形成方法を提供することを目的としてい
る。
く問題点を解決するための手段〉
上記の目的を達成するための、この発明の配線形成方法
は、基板上に、ウェットエツチングされにくい第1のス
ペーサ層、およびウェットエツチングされやすい第2の
スペーサ層をこの順に形成した後、所定のレジストパタ
ーンに基いてドライエツチングを施すことにより、上記
2層を垂直にエツチングし、次いでウェットエツチング
を施すことにより第2のスペーサ層をサイドエツチング
し、その後配線金属を蒸着して、レジストパターンを除
去することにより所望の配線パターンを得るものである
。
は、基板上に、ウェットエツチングされにくい第1のス
ペーサ層、およびウェットエツチングされやすい第2の
スペーサ層をこの順に形成した後、所定のレジストパタ
ーンに基いてドライエツチングを施すことにより、上記
2層を垂直にエツチングし、次いでウェットエツチング
を施すことにより第2のスペーサ層をサイドエツチング
し、その後配線金属を蒸着して、レジストパターンを除
去することにより所望の配線パターンを得るものである
。
但し、両スペーサ層としては、互に異なる形成条件で形
成されたSiN膜であってもよい。
成されたSiN膜であってもよい。
く作用〉
以上の配線形成方法であれば、基板上に形成された、ウ
ェットエツチングされにくい第1のスペーサ層、および
ウェットエツチングされやすい第2のスペーサ層に対し
、て、所定のレジストパターンに基いてドライエツチン
グを施すことにより、上記2層を垂直にエツチングし、
次いでウェットエツチングを施すことにより第2のスペ
ーサ層のみをサイドエツチングし、その後配線金属を蒸
着して所望の配線パターンを得ることができ、この結果
、第2のスペーサ層と配線金属との間のみに幅が狭く、
かつ浅い溝が形成されるので、レジストのブレの影響を
受けることなく高精度の配線パターンを形成することが
できる。
ェットエツチングされにくい第1のスペーサ層、および
ウェットエツチングされやすい第2のスペーサ層に対し
、て、所定のレジストパターンに基いてドライエツチン
グを施すことにより、上記2層を垂直にエツチングし、
次いでウェットエツチングを施すことにより第2のスペ
ーサ層のみをサイドエツチングし、その後配線金属を蒸
着して所望の配線パターンを得ることができ、この結果
、第2のスペーサ層と配線金属との間のみに幅が狭く、
かつ浅い溝が形成されるので、レジストのブレの影響を
受けることなく高精度の配線パターンを形成することが
できる。
また、両スペーサ層が、互に異なる形成条件で形成され
たSiN膜である場合にも、上記と同様の作用を行なわ
せることができる。
たSiN膜である場合にも、上記と同様の作用を行なわ
せることができる。
〈実施例〉
以下、実施例を示す添付図面によって詳細に説明する。
第1図はこの発明の配線形成方法の一実施例を示す工程
図である。
図である。
先ず、基板(1)の表面に、ウェットエツチングされに
くい第1のスペーサ層(2)、ウェットエツチングされ
易い第2のスペーサ層(3)、およびレジストパターン
(4)をこの順に形成する(m1図A参照)。
くい第1のスペーサ層(2)、ウェットエツチングされ
易い第2のスペーサ層(3)、およびレジストパターン
(4)をこの順に形成する(m1図A参照)。
次いで、上記レジストパターン(4)をマスクとしてド
ライエツチングを行なうことにより、上記両スペーサ層
[2] (3)を垂直にエツチングし、レジストパター
ン(4)の開口部に対応する領域において両スペーサ層
(2) (3)を除去する(第1図C参照)。
ライエツチングを行なうことにより、上記両スペーサ層
[2] (3)を垂直にエツチングし、レジストパター
ン(4)の開口部に対応する領域において両スペーサ層
(2) (3)を除去する(第1図C参照)。
その後、ウェットエツチングを行なうことにより、上記
第2のスペーサ層(3)のみにサイドエツチングを施す
(第1図C参照)。
第2のスペーサ層(3)のみにサイドエツチングを施す
(第1図C参照)。
そして、配線金属を所定厚み(上記両スペーサ層の厚み
の和とほぼ等しい厚み)に蒸着することにより、第1の
スペーサ層(2)の開口部に配線パターン(Sを形成す
るとともに、残余の部分においてはレジストパターン(
4)の上面に所定厚みの配線金属層(6)を形成する(
第1図り参照)。
の和とほぼ等しい厚み)に蒸着することにより、第1の
スペーサ層(2)の開口部に配線パターン(Sを形成す
るとともに、残余の部分においてはレジストパターン(
4)の上面に所定厚みの配線金属層(6)を形成する(
第1図り参照)。
したがって、その後、レジストパターン【4)と共に配
線金属層1aを除去することにより、第1図Eに示すよ
うに、第2のスペーサ層(3)と配線パターン(5)と
の間に幅が狭く、かつ浅い溝(7′)が形成されること
になり、層間絶縁(8)を施した状態において、第1図
Fに示すように、表面をほぼ平坦化することができる。
線金属層1aを除去することにより、第1図Eに示すよ
うに、第2のスペーサ層(3)と配線パターン(5)と
の間に幅が狭く、かつ浅い溝(7′)が形成されること
になり、層間絶縁(8)を施した状態において、第1図
Fに示すように、表面をほぼ平坦化することができる。
具体例に基いてさらに詳細に説明すると、基板口)の表
面に、プラズマCVD法により5INJliを3.0O
OAの厚みに形成することにより第1のスペーサ層(2
)を形成し、次いで、第1のスペーサ層〔−の表面に、
プラズマCVD法によりSiN膜を2,0OOAの厚み
に形成することにより第2のスペーサ層(3)を形成す
る。但し、上記両SiN膜の形成に当っては、形成条件
を互に変化させることにより、HF(弗酸)に対する耐
性を異ならせ、HFによるウェットエツチングを受けに
くい第1のスペーサ層(2)と、HFによるウェットエ
ツチングを受は易い第2のスペーサ層(3)とを形成す
ることができる(” Charactertzatio
n of PlasmaSlllcon N1tr1d
e Layers ” W、A、P、C1aassen
、W、G。
面に、プラズマCVD法により5INJliを3.0O
OAの厚みに形成することにより第1のスペーサ層(2
)を形成し、次いで、第1のスペーサ層〔−の表面に、
プラズマCVD法によりSiN膜を2,0OOAの厚み
に形成することにより第2のスペーサ層(3)を形成す
る。但し、上記両SiN膜の形成に当っては、形成条件
を互に変化させることにより、HF(弗酸)に対する耐
性を異ならせ、HFによるウェットエツチングを受けに
くい第1のスペーサ層(2)と、HFによるウェットエ
ツチングを受は易い第2のスペーサ層(3)とを形成す
ることができる(” Charactertzatio
n of PlasmaSlllcon N1tr1d
e Layers ” W、A、P、C1aassen
、W、G。
J、N、valkenburg、P、H,P、M、Ha
braken、andY、Taa+minga : J
、EI:ectrochem、soc、:5OLID−
8TATESCIENCE AND TECHNOLO
GY Vol、130. fll12December
L983参照)。
braken、andY、Taa+minga : J
、EI:ectrochem、soc、:5OLID−
8TATESCIENCE AND TECHNOLO
GY Vol、130. fll12December
L983参照)。
そして、上記第2のスペーサ層(3)の表面にレジスト
パターン(4)を形成した状態でCF4ガスを用いた反
応性イオンエツチングにより、両スペーサ層(2) (
3)を垂直にエツチングし、レジストパターン(4)の
開口部に対応する部分の基板(1)を露出させる。
パターン(4)を形成した状態でCF4ガスを用いた反
応性イオンエツチングにより、両スペーサ層(2) (
3)を垂直にエツチングし、レジストパターン(4)の
開口部に対応する部分の基板(1)を露出させる。
その後、緩衝弗酸(HF :H2O−1: 10)を用
いて数十秒間ウェットエツチングを行なうことにより、
第2のスペーサ層(3)のみを所定量だけサイドエツチ
ングする。但し、上記サイドエツチング量は、緩衝弗酸
の緩衝度、ウェットエツチング所要時間、および第2の
スペーサ層(3)の耐性に基いて定まるものであり、高
い精度で制御することができる。
いて数十秒間ウェットエツチングを行なうことにより、
第2のスペーサ層(3)のみを所定量だけサイドエツチ
ングする。但し、上記サイドエツチング量は、緩衝弗酸
の緩衝度、ウェットエツチング所要時間、および第2の
スペーサ層(3)の耐性に基いて定まるものであり、高
い精度で制御することができる。
次いで、配線金属としてAuを4,0OOAの厚みに蒸
着した後、レジストパターン(4)およびその上のAu
層を除去することにより基板(1)の表面における配線
の形成を行なうことができた。
着した後、レジストパターン(4)およびその上のAu
層を除去することにより基板(1)の表面における配線
の形成を行なうことができた。
そして、以上のようにして得られた半導体装置に対して
層間絶縁を施すことにより、層間絶縁層の表面を平坦化
することができた。
層間絶縁を施すことにより、層間絶縁層の表面を平坦化
することができた。
尚、この発明は上記の実施例に限定されるものではなく
、例えば第1のスペーサ層12)と第2のスペーサ層(
3)とを互に異なる材質で形成することが可能である他
、ウェットエツチング条件を上記実施例と異なる条件に
することが可能であり、その他この発明の要旨を変更し
ない範囲内において、種々の設計変更を施すことが可能
である。
、例えば第1のスペーサ層12)と第2のスペーサ層(
3)とを互に異なる材質で形成することが可能である他
、ウェットエツチング条件を上記実施例と異なる条件に
することが可能であり、その他この発明の要旨を変更し
ない範囲内において、種々の設計変更を施すことが可能
である。
〈発明の効果〉
以上のようにこの発明は、スペーサ層を2層構造とする
とともに、両スペーサ層にレジストパターンをマスクと
するドライエツチングを施した後、上側のスペーサ層の
みにウェットエツチングを施し、その後、配線金属を蒸
着するようにしているので、レジストのダレの影響を受
けることなく正確な配線パターンを形成することかがで
きるとともに、層間絶縁を施した状態における表面の平
坦化を達成することができるという特有の効果を奏する
。
とともに、両スペーサ層にレジストパターンをマスクと
するドライエツチングを施した後、上側のスペーサ層の
みにウェットエツチングを施し、その後、配線金属を蒸
着するようにしているので、レジストのダレの影響を受
けることなく正確な配線パターンを形成することかがで
きるとともに、層間絶縁を施した状態における表面の平
坦化を達成することができるという特有の効果を奏する
。
第1図はこの発明の配線形成方法の一実施例を説明する
工程図、 第2図から第5図はそれぞれ従来例を示す途中工程図。 (1)・・・基板、(2・・・第1のスペーサ層、(3
)・・・第2のスペーサ層、(4)・・・レジストパタ
ーン、【5)・・・配線パターン
工程図、 第2図から第5図はそれぞれ従来例を示す途中工程図。 (1)・・・基板、(2・・・第1のスペーサ層、(3
)・・・第2のスペーサ層、(4)・・・レジストパタ
ーン、【5)・・・配線パターン
Claims (1)
- 【特許請求の範囲】 1、基板上に、ウェットエッチングされにくい第1のス
ペーサ層、およびウェットエッチングされやすい第2の
スペーサ層をこの順に形成した後、所定のレジストパタ
ーンに基いてドライエッチングを施すことにより、上記
2層を垂直にエッチングし、次いでウェットエッチング
を施すことにより第2のスペーサ層をサイドエッチング
し、その後配線金属を蒸着して、レジストパターンを除
去することを特徴とする半導体装置における配線形成 方法。 2、両スペーサ層が、互に異なる形成条件で形成された
SiN膜である上記特許請求の範囲第1項記載の半導体
装置における配線形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26929386A JPH0734440B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体装置における配線形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26929386A JPH0734440B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体装置における配線形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63122244A true JPS63122244A (ja) | 1988-05-26 |
JPH0734440B2 JPH0734440B2 (ja) | 1995-04-12 |
Family
ID=17470329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26929386A Expired - Lifetime JPH0734440B2 (ja) | 1986-11-12 | 1986-11-12 | 半導体装置における配線形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0734440B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8399356B2 (en) | 2008-03-28 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
-
1986
- 1986-11-12 JP JP26929386A patent/JPH0734440B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8399356B2 (en) | 2008-03-28 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH0734440B2 (ja) | 1995-04-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS63122244A (ja) | 半導体装置における配線形成方法 | |
JP2751016B2 (ja) | 半導体素子のキャパシタ製造方法 | |
JP3853711B2 (ja) | 半導体装置の製造方法 | |
JP2715877B2 (ja) | 半導体装置の製造方法 | |
JPH05299440A (ja) | 半導体装置の製造方法 | |
KR100361173B1 (ko) | 캐패시터콘택홀을 갖는 반도체장치 제조방법 | |
KR0141772B1 (ko) | 바이어홀 형성방법 | |
KR100218338B1 (ko) | 실린더형 캐패시터 제조방법 | |
JPS59104143A (ja) | 配線の形成方法 | |
JPS62299033A (ja) | 半導体装置の製造方法 | |
KR100703998B1 (ko) | 넓은 머리를 갖는 게이트의 제조방법 | |
JP2597424B2 (ja) | 半導体装置の製造方法 | |
JPH098007A (ja) | 絶縁膜の平坦化方法 | |
JP4105069B2 (ja) | 半導体装置の作製方法 | |
JPH05343371A (ja) | 半導体装置の製造方法 | |
JPH0621043A (ja) | 半導体装置の製造方法 | |
JPH04317357A (ja) | 半導体装置の製造方法 | |
JPS62131584A (ja) | 半導体装置の製造方法 | |
KR0122508B1 (ko) | 미세콘택홀 형성방법 | |
JPH05114713A (ja) | 半導体装置およびその製造方法 | |
JPH03149826A (ja) | 半導体装置の製造方法 | |
JPH05315242A (ja) | 微細レジストパターンの形成方法 | |
JPH05283378A (ja) | 半導体装置の製造方法 | |
JPS6350072A (ja) | 半導体装置およびその製造方法 | |
JPS5893330A (ja) | 半導体装置の製造方法 |