KR0141772B1

KR0141772B1 - 바이어홀 형성방법

Info

Publication number: KR0141772B1
Application number: KR1019940013405A
Authority: KR
Inventors: 채기성
Original assignee: 이헌조; 엘지전자주식회사
Priority date: 1994-06-14
Filing date: 1994-06-14
Publication date: 1998-07-15
Also published as: KR960002483A

Abstract

본 발명은 바이어홀(Via Hole)형성방법에 관한 것으로, 종래 박막트랜지스터는 금속전극과 소스/드레인극사이의 연결이 바이어홀(또는 콘택홀)을 통하여 연결되지만 그 사이의 절연막의 두께가 보통 1㎛ 정도이므로 허용 바이어홀의 크기( 1㎛ × ㎛)에서는 금속 전극의 연결불량(open)발생율이 크게 되어 반응성이온에치(Reactive Ion Etch : RIE)와 같은 건식식각(Dry Etch)을 통해 1차적으로 바이어홀을 형성한 다음 2차적으로 습식식각(Wet Etch)으로 바이어홀 상부를 넓히는 2단계경사(2-step slope)방법을 쓰므로 공정상에 번거로움이 따른 문제점이 있었다.

본 발명은 이러한 문제점을 해결하기 위하여 바이어홀(또는 콘택홀)형성시 절연막 식각용 용액에 대한 질산(HNO₃)의 함량에 시간적 변화를 주어 절연막을 식각함으로써 바이어홀벽에 다단계의 기울기를 발생시켜 그 위에 증착된 금속전극의 연결불량을 방지토록 하는 바이어홀 형성방법을 제공하는 것이다.

Description

바이어홀(Via Hole) 형성방법

제1도는 (a) 내지 (c)는 일반적인 금속전극형성 공정도

제2도는 (a),(b)는 제 1 도에 따른 금속전극의 오픈상태도이고

(c)는 제 1 도에 따른 금속전극 형성도

제3도는 본 발명에 따른 바이어홀 형성도

제4도는 본 발명에 있어 질산(HNO₃)의 함량에 따른 기울기각도

제5도는 본 발명에 따른 라운딩된 바이어홀 기울기 표시도

*도면의 주요부분에 대한 부호의 설명

11:기판 12:소스/드레인전극

13:절연막 14:바이어홀

15:금속전극

본 발명은 박막트랜지스터의 제조에 관한 것으로, 특히 박막트랜지스터의 신호전극용 금속의 연결불량(open)을 막기위해 바이어홀(Via Hole)(또는 콘택홀(Contact Hole))에 기울기를 갖도록 하여 공정의 안정성을 향상하도록 하는 바이어홀(Via Hole) 형성방법에 관한 것이다.

제 1 도는 일반적인 박막트랜지스터 제조공정도로서, 제 1 도의 (a)에 도시된 바와같이 기판(1)상에 게이트전극(2)과 게이트절연막(3)을 형성한 다음 그위에 소스/드레인전극(4)을 형성하고, 그 소스/드레인전극(4)위에 활성층(5)을 형성한 다음 활성층(5)위에 제1절연막(6), 제2절연막(7)을 차례로 형성한다.

그런다음 제 1 도의 (b)와같이 상기 제2절연막(7) 및 제1절연막(6)을 식각하여 바이어홀(8)을 형성한 다음 제 1 도의 (c)와 같이 소자에 외부에서 전기적신호를 주입하기 위해 금속을 증착한 후 패터닝하여 금속전극(9)을 형성한다.

이와같이 제조되는 일반적인 박막트랜지스터에 있어서 소스/드레인전극(4)은 절연층(6,7)을 통하여 금속전극(9)과 절연되어 있고 단지 바이어홀(8)을 통하여서만 금속전극(9)과 연결되어 전기적신호를 박막트랜지스터에 인가하게 된다.

즉, 박막트랜지스터는 게이트전극(2)을 통하여 게이트신호가 인가되고 금속전극(9)을 통하여 소스/드레인전극(4)에 데이타신호가 인가되어 동작하게 된다.

그러나 상기와 같은 종래 박막트랜지스터는 금속전극(9)과 소스/드레인전극(4)사이의 연결이 바이어홀(8)을 통하여 연결되지만 그 사이의 제1, 제2절연막(6,7)의 두께가 보통 1㎛ 정도이므로 허용 바이어홀의 크기( 1㎛ × 1㎛) 에서는 제 2 도의 (a)(b)와 같이 금속전극(9)의 연결불량(open)발생율이 크게 되고, 이에따라 제 2 도의 (c)와 같이 반응성이온에치(Reactive Ion Etch : RIE)와 같은 건식식각(Dry Etch)을 통해 1차적으로 바이어홀을 형성한 다음 2차적으로 습식식각(Wet Etch)으로 바이어홀 상부를 넓히는 2단계경사(2-step slope)방법을 쓰므로 공정상에 번거로움이 따른 문제점이 있었다.

본 발명은 이러한 종래의 문제점을 해결하기 위하여, 바이어홀형성시 절연막 식각용 용액에 대한 질산(HNO₃)의 함량에 시간적변화를 주어 절연막을 식각함으로서 바이어홀벽에 다단계의 기울기를 발생시켜 그 위에 증착된 금속전극의 연결불량을 방지토록 하는 바이어홀 형성방법을 제공함에 그 목적이 있다.

본 발명은 박막트랜지스터의 기본소자와 신호전달용 금속전극을 연결하기 위해 절연막에 바이어홀을 형성하는 공정에 있어서, 절연막 식각용액에 질산(HNO₃)의 함량을 순차적으로 변화시켜 몇 단계의 기울기를 갖는 바이어홀을 형성하는 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

본 발명은 감광막(Photo Resist: PR)과 절연층과의 접촉(Adhesion)을 증대시킨) 상태에서 도전층간 절연막을 습식식각하는 방법으로써, 기판상에 게이트전극을 형성한 다음 그 위에 게이트절연막을 형성하고, 그 게이트절연막위에 소스/드레인전극과 활성층을 차례로 형성한 후 상기 활성층위에 절연막을 차례로 형성한다.

이후, 상기 절연막을 식각하여 바이어홀을 형성하는데, 이 경우 절연막 식각용액에 대한 질산(HNO₃)의 함량을 시간에 따라 변화를 주어 제 3 도와 같이 바이어홀(14)벽에 다단계의 기울기를 발생시킨다.

여기서, 미설명 부호 11은 기판, 12는 소스/드레인전걱, 13은 절연막이다.

그런다음 그 바이어홀(14)에 금속을 증착한후 패터닝하여 금속전극(15)을 형성하여 그 금속전극(15)의 연결불량을 방지하게 된다.

여기서 질산(HNO₃)의 역할은 절연막표면과 감광막의 접촉을 감광막의 에지부분에서 약하게 하여 그 감광막의 에지부분으로 식각용액을 침투시켜 바이어홀(14)이 경사를 갖도록 하는 것이다.

이때, 상기 질산(HNO₃)은 바이어홀(14)의 기울기에 따라 그 함량을 달리하여 주는데 제 4 도는 질산(HNO₃)의 함량에 따른 절연막(13)의 기울기(slope)정도변화를 나타낸다.

이때 상기 절연막(13)으로 SiO₂, Si₃N₄, a-SiOx:H, a-SiNx:H 등이 사용된다.

즉, 시간적으로 질산(HNO₃)의 함량을 달리하여 몇 단계의 기울기를 갖는 바이어홀을 형성함으로서 바이어홀 형서후 증착될 금속전극의 연결불양을 방지할 수 있다.

또한, 기울기를 갖는 바이어홀 형성시 각 기울기각도의 불연속을 방지하기 위해서 식각용액에 질산(HNO₃)의 함량을 연속적으로 감소시켜 제 5 도와 같이 라운딩(Rounding)된 바이어홀 기울기를 얻을 수 있다.

이상에서 설명한 바와같이 본 발명은 바이어홀(또는 콘택홀)부분에서 발생가능한 금속전극의 오픈(open)을 방지할 수 있으며, 또한 바이어홀에 기울기를 형성하기 위하여 건식식각과 습식식각을 공유하는 번거로움을 제거할 수 있는 효과가 있다.

Claims

박막트랜지스터의 기본소자와 신호절달용 금속전극을 연결하기 위해 절연막에 바이어홀을 형성하는 공정은, 상기 바이어홀이 다단계의 기울기를 갖도록 절연막 식각용액에 첨가되는 질산의 함량을 순차적으로 변화시켜 주는 공정을 포함하여 이루어진 것을 특징으로 하는 바이어홀(Via Hole) 형성방법.
제 1 항에 있어서, 절연막으로 SiO₂, Si₃N₄, a-SiOx:H, a-SiNx:H , a-SiNx:H등이 사용되는 것을 특징으로 하는 바이어홀(Via Hole) 형성방법.