KR910013505A - 반도체 메모리의 제조방법 - Google Patents

반도체 메모리의 제조방법 Download PDF

Info

Publication number
KR910013505A
KR910013505A KR1019900022098A KR900022098A KR910013505A KR 910013505 A KR910013505 A KR 910013505A KR 1019900022098 A KR1019900022098 A KR 1019900022098A KR 900022098 A KR900022098 A KR 900022098A KR 910013505 A KR910013505 A KR 910013505A
Authority
KR
South Korea
Prior art keywords
insulating film
layer
film
etching
conductive layer
Prior art date
Application number
KR1019900022098A
Other languages
English (en)
Other versions
KR960002078B1 (ko
Inventor
후지이 다꾸
시모무라 나라가쭈
Original Assignee
쓰지 하루오
샤프 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP1340159A external-priority patent/JP2574910B2/ja
Priority claimed from JP2074639A external-priority patent/JP2547882B2/ja
Application filed by 쓰지 하루오, 샤프 가부시끼가이샤 filed Critical 쓰지 하루오
Publication of KR910013505A publication Critical patent/KR910013505A/ko
Application granted granted Critical
Publication of KR960002078B1 publication Critical patent/KR960002078B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/014—Capacitor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/109—Memory devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

반도체 메모리의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (10)

  1. 측벽 및 게이트영역들 사이에 있는 확산영역을 구비한 복수의 게이트부들로 구성되어 있는 하부배선을 갖는 반도체 기판상에 다음의 공정으로 반도체 메모리를 제조하는 방법에 있어서, 상기한 각각의 게이트영역의 측벽보다 상기의 확산영역에서 작은 두께를 갖고 그리고 상기의 반도체기판의 물질보다 용이하게 에칭되는 물질로 이루어진 층절연막을 형성하는 공정과, 상기 층절연막의 전체 표면상에 이 층절연막보다 용이하게 에칭되는 물질로 도전층을 도포하는 공정과, 상기의 콘택홀을 형성하기 위한 패턴막으로 에칭하여 상기의 확산영역에서 콘택홀이형성될 부부만을 제외하고 상기 도전층을 제거하는 공정과, 다시 상기의 전채 표면상에 상기의 콘택홀을 형성하기위한 절연막 및 패턴막을 도포하는 공정과, 상기 확산영역에 이르는 상기의 콘택홀을 자기정함으로 형성하기 위하여 차례로 에칭하여 상기의 남은 부분의 도전층 및 상기 층절연막을 제거하는 공저으로 포함한 것을 특징으로하는 반도체 메모리의 제조방법.
  2. 제1항에 있어서, 상기의 반도체기판은 Si 기판이고, 상기의 층절연막은 SiO2막으로 하여, 상기의 도전층은 폴리실리콘층으로 한 것을 특징으로 하는 반도체 메모리의 제조방법.
  3. 측벽 및 게이트영역들 사이에 있는 확산영역을 구비한 복수의 게이트부들로 구성되어 있는 하부배선을 갖는 반도체 기판상에 다음의 공정으로 반도체 메모리를 제조하는 방법에 있어서, 상기한 각각의 게이트영역의 측벽보다 상기의 확산영역에서 작은 두께를 갖고 그리고 상기의 반도체기판의 물질보다 용이하게 에칭되는 물질로 이루어진 층절연막을 형성하는 공정과, 상기 층절연막의 전체 표면상에 상기 층절연막보다 용이하게 에칭되는 물질로 도전층을 제거하는 공정과, 다시 상기의 콘택홀을 형성하기 위한 패턴막으로 에칭하여 상기의 확산영역에서 콘택홀이형성될 부분만을 제외하고 상기 도전층을 제거하는 공정과, 다시 상기의 전체표면상에 상기 콘택홀을 형성하기위한 절연막 및 패턴막을 도포하는 공정과, 상기 확산영역에 이르는 상기 콘택홀을 자기 정합으로 형성하기 위하여 차례로 에칭하여 상기의 남은 부분의 도전층 및 상기 층절연막을 제거하는 공정 및 고농도의 불순물로 도프된 포릴실리콘막을 도포하고 광투사 및 노출과 캐패시터 하부전극을 형성하기 위한 재활성 이온에칭방법에 의해 상기 폴리실리콘막의 패턴을 또는 공정 및 고농도의 불순물로 도프된 폴리실리콘막의 SiN막인 캐패시터 절연막을 통하여 도포되고 아울러 광투사 및 노출과 캐패시터 상부전극을 형성하기 위한 재활성 이온에칭방법으로 상기 폴리실리콘막의 패턴을 또는 공정을 포함한 것을 특징으로 하는 반도체 메모리의 제조방법.
  4. 제3항에 있어서, 상기의 반도체기판은 Si기판이고, 상기의 층절연막은 SiO2막이며, 상기의 도전층을 폴리실리콘층인 것을 특징으로 하는 반도체 메모리의 제조방법.
  5. 측벽 및 게이트영역들 사이에 있는 확산영역을 구비한 복수의 게이트부들로 구성되어 있는 하부배선을 갖는 반도체 기판상에 다음의 공정으로 반도체 메모리를 제조하는 방법에 있어서, 상기한 각각의 게이트영역의 측벽보다 상기의 확산영역에서 작은 두께를 갖고 그리고 상기의 반도체기판의 물질보다 용이하게 에칭되는 물질로 이루어진 층절연막을 형성하는 공정과, 상기의 확산영역에 이르는 콘택홀을 자기정합으로 형성하기 위하여 콘택홀을 형성하기 위한 패턴막으로 상기 절연막을 에칭하는 공정과, 상기의 층절연막보다 용이하게 에칭되는 물질의 도전층이 상기의 콘택홀을 갖는 사아기의층절연막의 전표면에 걸쳐서 도표되는 공정과, 상기의 콘택홀을 매몰막으로 존재하고 있는 상기의 남은 부분의 도전층으로 채우도록 하기 위하여 상기의 콘택홀이 그 확산영역에서 형성될 부분만을 제외하고 상기의 도전층 에칭하여 제거하는 공정과, 상기의 전표면에 걸쳐서 절연막을 도포하고 그리고 상기의 비트선이층공과 매몰막을 거쳐서 상기의 활성영역에 접속되도록 하기 위하여 상기의 절연막에 있는 상기의 매몰막상에 비튼선을 접속하기 위한 상기의 층공을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리의 제조방법.
  6. 측벽 및 게이트영역들 사이에 있는 확산영역을 구비한 복수의 게이트부들로 구성되어 있는 하부배선을 갖는 반도체 기판상에 다음의 공정으로 반도체 메모리를 제조하는 방법에 있어서, 상기한 각각의 게이트영역의 측벽보다 상기의 확산영역에서 작은 두께를 갖고 그리고 상기의 반도체기판의 물질보다 용이하게 에칭되는 물질로 이루어진 층절연막을 형성하는 공정과, 상기의 층절연막보다 더욱 용이하게 에칭되는 물질의 도전층이 상기의 층절연막의 전표면에 걸쳐서 도포되는 공정과, 캐패시터전극과 비트선용 콘택홀이 상기의 확산영역에 형성될 부분만을 제외하고 상기의 도전층을 상기 콘택홀의 형성용 패턴막을 에칭하여 제거하는 상기의 절연막을 도포하고 나서 상기 남은 부분의 도전층에 가가이 있는 측벽상에만 상기의 절연막을 남기도록 하기 위하여 상기 절연막을 에칭하는 공정과, 에칭으로 상기의 남은 부분의 도전층을 제거하는 공정과, 상기 콘택홀을 자기정합으로 형성하기 위하여 상기의 층절연막을 에칭하는 공정을 포함한 것을 특징으로 하는 반도체 메모리의 제조방법.
  7. 제6항에 있어서, 상기의 반도체기판은 Si 기판이고, 상기의 층절연막은 SiO2막이며, 그리고 상기의 도전층은 폴리실리콘 층인 것을 특징으로 하는 반도체 메모리의 제조방법.
  8. 측벽 및 게이트영역사이에 있는 확산영역을 구비한 복수의 게이트부들로 구성되어 있는 하부배선을 갖는 반도체 기판상에 다음의 공정으로 반도체 메모리를 제조하는 방법에 있어서, 상기한 각각의 게이트영역의 측벽보다 상기의 확산영역에서 작은 두께를 갖고 그리고 반도체기판의 물질보다 용이하게 에칭되는 물질로 이루어진 층절연막을 형성하는 공정과, 상기의 충절연막보다 용이하게 에칭되는 물질은 도전층이 상기 충절연막의 전체표면에 걸쳐서 도포되는 공정과, 캐패시터전극과 비트 선용 콘택홀이 상기의 확산영역에 형성된 부분만을제외하고 상기의 도전층을 상기 콘택홀의 성형용 패턴막을 에칭하여 공정과, 상기의 전체표면을 걸쳐서 절연막을 도포하고 그리고 나서 상기의 남은 부분의 도전층에 가까이 있는 상기의 벽상에만 상기의 절연막을남기도록 하기위하여 상기 절연막을 에칭하는 공정과, 상기의 남은 부분의 도전층을 에칭으로 제거하는공정과, 상기의 콘택홀을자기정함으로 형성하기 위하여 상기의 증절연막을 에칭하는공정과, 콘택호을 걸쳐서 고농도의 불순물로 도프된폴리실리콘막을 도포하고 그리고 오버레이어배선을 갖는 콘택을 제조하는 상기 콘택홀에서의 폴리실리콘으로매물층을 형성하기 위하여 상기의 폴리 실리콘막을 에칭하는 공정들을 포함하는것을 특징으로 하는 반도체메모리제조방법.
  9. 제8항에 있어서, 상기의 반도체기판은 Si 기판이고, 상기의 층절연막은 SiO2막이며, 그리고 상기의 도전층은 폴리실리콘층인 것을 특징으로 하는 반도체 메모리의 제조방법.
  10. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900022098A 1989-12-29 1990-12-28 반도체메모리의 제조방법 KR960002078B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP1340159A JP2574910B2 (ja) 1989-12-29 1989-12-29 半導体装置の製造方法
JP1-340159 1989-12-29
JP2-74639 1990-03-23
JP2074639A JP2547882B2 (ja) 1990-03-23 1990-03-23 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR910013505A true KR910013505A (ko) 1991-08-08
KR960002078B1 KR960002078B1 (ko) 1996-02-10

Family

ID=26415810

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900022098A KR960002078B1 (ko) 1989-12-29 1990-12-28 반도체메모리의 제조방법

Country Status (5)

Country Link
US (2) US5100828A (ko)
EP (1) EP0439965B1 (ko)
KR (1) KR960002078B1 (ko)
DE (1) DE69030433T2 (ko)
TW (1) TW218933B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59009067D1 (de) * 1990-04-27 1995-06-14 Siemens Ag Verfahren zur Herstellung einer Öffnung in einem Halbleiterschichtaufbau und dessen Verwendung zur Herstellung von Kontaktlöchern.
JP2524863B2 (ja) * 1990-05-02 1996-08-14 三菱電機株式会社 半導体装置およびその製造方法
US5236860A (en) * 1991-01-04 1993-08-17 Micron Technology, Inc. Lateral extension stacked capacitor
US5231043A (en) * 1991-08-21 1993-07-27 Sgs-Thomson Microelectronics, Inc. Contact alignment for integrated circuits
TW243541B (ko) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
KR960003773B1 (ko) * 1992-08-25 1996-03-22 금성일렉트론주식회사 디램(DRAM) 셀(Cell) 제조방법
US5563089A (en) * 1994-07-20 1996-10-08 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5605857A (en) * 1993-02-12 1997-02-25 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5840605A (en) * 1993-04-19 1998-11-24 Industrial Technology Research Institute Dual layer polysilicon capacitor node DRAM process
KR100388519B1 (ko) * 1995-02-22 2003-09-19 마이크론 테크놀로지, 인크. 메모리셀의커패시터배열위에비트선을형성하는방법및이를이용한집적회로및반도체메모리장치
WO2001009946A1 (de) * 1999-07-29 2001-02-08 Infineon Technologies Ag Verfahren zur herstellung integrierter halbleiterbauelemente
DE10332600B3 (de) * 2003-07-17 2005-04-14 Infineon Technologies Ag Verfahren zum Herstellen eines elektrisch leitenden Kontaktes
JP4301227B2 (ja) * 2005-09-15 2009-07-22 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器並びにコンデンサー

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986903A (en) * 1974-03-13 1976-10-19 Intel Corporation Mosfet transistor and method of fabrication
US3984822A (en) * 1974-12-30 1976-10-05 Intel Corporation Double polycrystalline silicon gate memory device
US4268951A (en) * 1978-11-13 1981-05-26 Rockwell International Corporation Submicron semiconductor devices
JPS5681968A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of semiconductor device
US4577392A (en) * 1984-08-03 1986-03-25 Advanced Micro Devices, Inc. Fabrication technique for integrated circuits
JPS6237960A (ja) * 1985-08-13 1987-02-18 Toshiba Corp 読み出し専用半導体記憶装置の製造方法
JPS6286853A (ja) * 1985-10-14 1987-04-21 Fujitsu Ltd 半導体装置の製造方法
DE3609274A1 (de) * 1986-03-19 1987-09-24 Siemens Ag Verfahren zur herstellung eines selbstjustiert positionierten metallkontaktes
JPS63237551A (ja) * 1987-03-26 1988-10-04 Toshiba Corp 半導体装置の製造方法
US4916083A (en) * 1987-05-11 1990-04-10 International Business Machines Corporation High performance sidewall emitter transistor
JPS63281457A (ja) * 1987-05-13 1988-11-17 Hitachi Ltd 半導体メモリ
JPH0834311B2 (ja) * 1987-06-10 1996-03-29 日本電装株式会社 半導体装置の製造方法
JP2612836B2 (ja) * 1987-09-23 1997-05-21 シーメンス、アクチエンゲゼルシヤフト 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法
US4852062A (en) * 1987-09-28 1989-07-25 Motorola, Inc. EPROM device using asymmetrical transistor characteristics
JPH01129440A (ja) * 1987-11-14 1989-05-22 Fujitsu Ltd 半導体装置
US4977105A (en) * 1988-03-15 1990-12-11 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing interconnection structure in semiconductor device
JP2723530B2 (ja) * 1988-04-13 1998-03-09 日本電気株式会社 ダイナミック型ランダムアクセスメモリ装置の製造方法
JP2695185B2 (ja) * 1988-05-02 1997-12-24 株式会社日立製作所 半導体集積回路装置及びその製造方法
KR900019227A (ko) * 1988-05-18 1990-12-24 아오이 죠이치 적층형 캐피시터를 갖춘 반도체기억장치 및 그 제조방법
JPH0278270A (ja) * 1988-09-14 1990-03-19 Hitachi Ltd 半導体記憶装置及びその製造方法
JP2633650B2 (ja) * 1988-09-30 1997-07-23 株式会社東芝 半導体記憶装置およびその製造方法
JP2904533B2 (ja) * 1989-03-09 1999-06-14 株式会社東芝 半導体装置の製造方法
US4965217A (en) * 1989-04-13 1990-10-23 International Business Machines Corporation Method of making a lateral transistor

Also Published As

Publication number Publication date
TW218933B (ko) 1994-01-11
EP0439965A3 (en) 1991-12-04
KR960002078B1 (ko) 1996-02-10
DE69030433D1 (de) 1997-05-15
EP0439965A2 (en) 1991-08-07
EP0439965B1 (en) 1997-04-09
US5118640A (en) 1992-06-02
DE69030433T2 (de) 1997-10-09
US5100828A (en) 1992-03-31

Similar Documents

Publication Publication Date Title
KR910005464A (ko) 반도체장치의 제조방법
KR910013505A (ko) 반도체 메모리의 제조방법
KR940022801A (ko) 반도체소자의 콘택 형성방법
KR920008938A (ko) 스택캐패시터 및 그제조방법
KR960006032A (ko) 트랜지스터 및 그 제조방법
KR940016504A (ko) 반도체 소자의 콘택 제조방법
KR100357174B1 (ko) 반도체소자의 캐패시터 제조방법
KR880010473A (ko) 반도체장치의 제조방법
KR100400763B1 (ko) 반도체소자의 캐패시터 제조방법
KR940016479A (ko) 반도체 소자의 콘택제조방법
KR980006357A (ko) 디램의 캐패시터 형성방법
KR940016748A (ko) 박막 트랜지스터의 크로스-오버 제조방법
KR970018556A (ko) 반도체 메모리장치의 커패시터 제조방법
KR970054125A (ko) 반도체장치의 커패시터 형성방법
KR970003464A (ko) 반도체 소자의 미세 콘택홀 형성방법
KR980005483A (ko) 반도체 소자의 전하저장전극 제조방법
KR960026212A (ko) 반도체 소자의 콘택홀 형성방법
KR970052391A (ko) 반도체 장치의 콘택홀 형성 방법
KR970008350A (ko) 반도체 소자의 콘택홀 제조방법
KR970052322A (ko) 반도체 소자의 콘택 홀 형성 방법
KR950034630A (ko) 반도체소자의 저장전극 형성방법
KR950007100A (ko) 자기정렬 콘택 형성 방법
KR20030000824A (ko) 반도체소자의 커패시터 제조방법
KR930011277A (ko) 평탄화된 구조에서의 자기정렬콘택 제조방법
KR940016764A (ko) 반도체 소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090123

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee