JPS6286853A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6286853A JPS6286853A JP60228156A JP22815685A JPS6286853A JP S6286853 A JPS6286853 A JP S6286853A JP 60228156 A JP60228156 A JP 60228156A JP 22815685 A JP22815685 A JP 22815685A JP S6286853 A JPS6286853 A JP S6286853A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
スタック構造のＤＩ？ＡＭ （Ｄｙｎａｍｉｃ Ｒａｎ
ｄｕｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）セルにおいて、集
積度が増すにつれ、情報蓄積用のキャパシタは容量を維
持するために縦方向に形成される関係上、キャパシタの
隣に形成されるコンタクト孔の段差が大きくなり、配線
層の断線を起こしやすくなる。そのため高融点金属の選
択成長と選択除去を用いて段差を緩和したコンタクトの
形成を行う方法を提起する。
ｄｕｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）セルにおいて、集
積度が増すにつれ、情報蓄積用のキャパシタは容量を維
持するために縦方向に形成される関係上、キャパシタの
隣に形成されるコンタクト孔の段差が大きくなり、配線
層の断線を起こしやすくなる。そのため高融点金属の選
択成長と選択除去を用いて段差を緩和したコンタクトの
形成を行う方法を提起する。
本発明は半導体装置の製造方法に係り、特に高集積ＤＲ
ＡＭセルの形成方法に関する。
ＡＭセルの形成方法に関する。
ＤＲＡＭセルは１トランジスタ、■キャパシタで構成さ
れ、キャパシタは、例えばスタック構造に形成され、情
報電荷の蓄積に用いられる。
れ、キャパシタは、例えばスタック構造に形成され、情
報電荷の蓄積に用いられる。
近年、システムの増大にともないメモリ容量もも大きく
なり、ＤＲＡＭの集積度も年を追って１メガビツト、４
メガビツトと上がってきた。
なり、ＤＲＡＭの集積度も年を追って１メガビツト、４
メガビツトと上がってきた。
ＤＲＡＭの集積度の増大にともない、前記のようにコン
タクト部の段差が大きくなり、配線層の被覆が悪くなり
、断線か起こりやすくなる。
タクト部の段差が大きくなり、配線層の被覆が悪くなり
、断線か起こりやすくなる。
第３図は従来例による高集積ＤＲＡＭセルの構造を示す
断面図である。
断面図である。
図において、１は半導体基板、例えばｐ型珪素（ｐ−３
ｉ）基板で、ＩＡ、ＩＢ、ＩＣはｎ゛型の不純物導入領
域（ドレイン、ソース領域）、ＩＤは素子形成領域を画
定し、かつ素子分離の役目をもつフィールド酸化膜で厚
い二酸化珪素（ＳｉＯ□）層である。
ｉ）基板で、ＩＡ、ＩＢ、ＩＣはｎ゛型の不純物導入領
域（ドレイン、ソース領域）、ＩＤは素子形成領域を画
定し、かつ素子分離の役目をもつフィールド酸化膜で厚
い二酸化珪素（ＳｉＯ□）層である。
２はゲート酸化膜でＳｉＯ□層、３はゲート（ワード線
）で多結晶珪素（ポリＳｉ）層、４は絶縁層で５ｉ０２
層である。
）で多結晶珪素（ポリＳｉ）層、４は絶縁層で５ｉ０２
層である。
８は導電層でキャパシタの下部電極になるポリＳ１層、
９はキャパシタの誘電体層で５ｉ（ｈ層、または窒化珪
素（ＳｉＪ４）層、１０はキャパシタの対向電極になる
ポリＳｉ層で、８〜ＩＯでスタック構造のキャパシタを
構成する。
９はキャパシタの誘電体層で５ｉ（ｈ層、または窒化珪
素（ＳｉＪ４）層、１０はキャパシタの対向電極になる
ポリＳｉ層で、８〜ＩＯでスタック構造のキャパシタを
構成する。
１１は層間絶縁層で燐珪酸ガラス（ＰＳＧ）層よりなり
、１２は配線層（ビット線）でアルミニウム（Ａｔ）層
である。
、１２は配線層（ビット線）でアルミニウム（Ａｔ）層
である。
デバイスの集積度が上がり、キャパシタを容量をかせぐ
ために縦方向に形成すると、図の中央のピント線のコン
タクト孔は深くなり、Ａｌ１１２の被覆は悪（なり断線
の危険を生じ、デバイスの信頼性上問題がある。
ために縦方向に形成すると、図の中央のピント線のコン
タクト孔は深くなり、Ａｌ１１２の被覆は悪（なり断線
の危険を生じ、デバイスの信頼性上問題がある。
従来の高集積ＤＲＡＭセルにおいては、ビット線のコン
タクト孔の段差が大きくなり、ビット線が断線する“危
険がある。
タクト孔の段差が大きくなり、ビット線が断線する“危
険がある。
上記問題点の解決は、半導体基板（１１上に第１の絶縁
層（４）を被着し、該第１の絶縁層（４）の該半導体基
板（１１とコンタクトを形成する領域、および該半導体
基板（１）上にキャパシタを形成する領域に開口部を形
成し、該開口部に高融点金属層５を埋め込み、キャパシ
タを形成する領域の該高融点金属層５を除去し、ここに
キャパシタを形成した後、半導体基板（１）上全面に第
２の絶縁層（１１）を被着し、コンタクトを形成する領
域の該第２の絶縁層（１１）を開口する工程を含む本発
明による半導体装置の製造方法により達成される。
層（４）を被着し、該第１の絶縁層（４）の該半導体基
板（１１とコンタクトを形成する領域、および該半導体
基板（１）上にキャパシタを形成する領域に開口部を形
成し、該開口部に高融点金属層５を埋め込み、キャパシ
タを形成する領域の該高融点金属層５を除去し、ここに
キャパシタを形成した後、半導体基板（１）上全面に第
２の絶縁層（１１）を被着し、コンタクトを形成する領
域の該第２の絶縁層（１１）を開口する工程を含む本発
明による半導体装置の製造方法により達成される。
本発明は高融点金属の選択成長により、厚い絶縁層のキ
ャパシタ、およびコンタクト形成用の開口部を埋め込み
、またＳｉ０２層をマスクにした選択エツチングにより
キャパシタを形成する領域の高融点金属層を除去し、コ
ンタクト形成領域の高融点金属層はそのまま残すことに
より、キャパシタの容量を大きく保ら、かつコンタクト
孔の段差を緩和するものである。
ャパシタ、およびコンタクト形成用の開口部を埋め込み
、またＳｉ０２層をマスクにした選択エツチングにより
キャパシタを形成する領域の高融点金属層を除去し、コ
ンタクト形成領域の高融点金属層はそのまま残すことに
より、キャパシタの容量を大きく保ら、かつコンタクト
孔の段差を緩和するものである。
第１図（１１〜（３）は本発明による高集積ＤＲＡＭセ
ルの製造方法を説明する断面図である。
ルの製造方法を説明する断面図である。
第１図（１）において、１は半導体基板、例えばｐ−５
ｉ基板で、ＩＡ、 ＩＢ、１ｃはｎ゛型の不純物導入領
域（ドレイン、ソース領域）、ＩＤは素子形成領域を画
定し、かつ素子分離の役目をもつフィールド酸化膜で厚
いＳｉＯ□層である。
ｉ基板で、ＩＡ、 ＩＢ、１ｃはｎ゛型の不純物導入領
域（ドレイン、ソース領域）、ＩＤは素子形成領域を画
定し、かつ素子分離の役目をもつフィールド酸化膜で厚
いＳｉＯ□層である。
２はゲート酸化膜で厚さ２００人のＳｔＯ□層、３はゲ
ート（ワード線）で厚さ４０００人のポリＳｉ層、４は
第１の絶縁層で厚さ４０００人の５ｉ０２層である。
ート（ワード線）で厚さ４０００人のポリＳｉ層、４は
第１の絶縁層で厚さ４０００人の５ｉ０２層である。
以上までは従来例と同様にして形成される。
つぎに、化学気相成長（ＣＶＤ）法により、キャパシタ
、およびコンタクト形成用の開口部に高融点金属層とし
てタングステン（讐）、あるいはモリブデン（Ｍｏ）層
５を選択成長する。
、およびコンタクト形成用の開口部に高融点金属層とし
てタングステン（讐）、あるいはモリブデン（Ｍｏ）層
５を選択成長する。
−１あるいはＭｏのＣＶＤ条件は、成長ガスとして六弗
化タングステン（畦、）十水素（１１□）、あるいは六
弗化モリブデン（ＭＯＦ＆） ＋Ｈ２を０．２Ｔｏｒｒ
に減圧して、３００〜３５０℃で熱分解して行う。
化タングステン（畦、）十水素（１１□）、あるいは六
弗化モリブデン（ＭＯＦ＆） ＋Ｈ２を０．２Ｔｏｒｒ
に減圧して、３００〜３５０℃で熱分解して行う。
つぎに、基板全面にＣＶＤ法により厚さ１０００人程度
のＳｉＯ□層６を成長し、ざらにその上にスピンオンガ
ラス（ＳＯＧ）層７を厚ざ８００人程度塗布して基板表
面を平坦にする。
のＳｉＯ□層６を成長し、ざらにその上にスピンオンガ
ラス（ＳＯＧ）層７を厚ざ８００人程度塗布して基板表
面を平坦にする。
この平坦化工程により、つぎのキャパシタ形成が容易に
なる。
なる。
第１図（２）において、通常のフォトプロセスを用いて
、キャパシタ形成部の３０６層７とＳｉＯ□層６を開口
し、−１あるいはＭｏ層５を過硫酸を用いたウェットエ
ツチングにより選択的に除去する。
、キャパシタ形成部の３０６層７とＳｉＯ□層６を開口
し、−１あるいはＭｏ層５を過硫酸を用いたウェットエ
ツチングにより選択的に除去する。
第１図（３）において、ＣＶＤ法により、キャパシタの
下部電極になる厚さ２０００人のポリＳｉ層８、キャパ
シタの誘電体層となる厚ざ１００人の５ｉＯｚ層、また
ばＳｉ３Ｎ４層９、キャパシタの対向電極になる厚さ２
０００人のポリＳｉ層１０を成長し、通常のフォトプロ
セスを用いてスタック構造のキャパシタを形成する。
下部電極になる厚さ２０００人のポリＳｉ層８、キャパ
シタの誘電体層となる厚ざ１００人の５ｉＯｚ層、また
ばＳｉ３Ｎ４層９、キャパシタの対向電極になる厚さ２
０００人のポリＳｉ層１０を成長し、通常のフォトプロ
セスを用いてスタック構造のキャパシタを形成する。
ポリＳｉのＣＶＤ条件は、成長ガスとしてモノシラン（
ＳｉＨ４）を０．２Ｔｏｒｒに減圧して、７５０℃で熱
分解して行う。
ＳｉＨ４）を０．２Ｔｏｒｒに減圧して、７５０℃で熱
分解して行う。
つぎに、第２の絶縁層としてＰＳＧ層１１を成長して眉
間絶縁を行い、このＰＳＧ層１１のコンタクト形成部を
開口し、讐、あるいはＭｏ層５の表面を露出する。
間絶縁を行い、このＰＳＧ層１１のコンタクト形成部を
開口し、讐、あるいはＭｏ層５の表面を露出する。
つぎに、この開口部を覆って基板全面に４１層を被着し
、バターニングして配線層としてＡＩ層１２を形成する
。
、バターニングして配線層としてＡＩ層１２を形成する
。
以上のようにして形成したＤＲＡＭセルはキャパシタの
容量を大きく保ちながら、コンタクト孔の段差を緩和し
、４１層の断線を防止する。
容量を大きく保ちながら、コンタクト孔の段差を緩和し
、４１層の断線を防止する。
第２図はＤＲＡＭセルの平面図である。
図は本発明の第１図、あるいは従来例の第２図に対応す
る。
る。
図において、簡明のため、Ａ１のビット線は単に直線で
表これ、半導体基板１のドレイン領域ＩＡにコンタクト
している。
表これ、半導体基板１のドレイン領域ＩＡにコンタクト
している。
以上詳細に説明したように本発明による高集積ＤＲＡＭ
セルにおいては、ビット線はコンタクト孔の段差が緩和
され、断線の危険がなくなる。
セルにおいては、ビット線はコンタクト孔の段差が緩和
され、断線の危険がなくなる。
また、高融点金属を選択成長させた後、基板表面を平坦
にすることができ、キャパシタの形成が容易になる。
にすることができ、キャパシタの形成が容易になる。
さらに集積度が増し段差が大きくなっても、セルの形成
が容易にできる。
が容易にできる。
第１図（１１〜（３）は本発明による高集積ＤＲＡＭセ
ルの製造方法を説明する断面図、 第２図はＤＩ？Ａ月セルの平面図、 第３図は従来例による高集積ＤＲＡＭセルの構造を示す
断面図である。 図において、 ■は半導体基板、例えばｐ−５ｉ基板、１八、−１８、
ＩＣはｎ°型の不純物導入領域（ドレイン、ソース頭載
）、 ＩＤはフィールド酸化膜で５ｉ０２． ２はゲート酸化膜でＳｉＯ□層、 ３はゲート （ワード線）でポリＳｉ層、４は第１の絶
縁層で５ｉ（ｈ層、 ５は高融点金属層でＷ、あるいはＭｏ層、６はＣＶＤ−
５ｉＯｚ層、 ７はスピンオンガラス（ＳＯＧ） ！、８はキャパシタ
の下部電極でポリＳｉ層、９はキャパシタの誘電体層で
ＳｉＯ□、または５ｉＪａ層、 １０はキャパシタの対向電極でポリＳｉ層、１１は第２
の絶縁層でＰＳＧ層、 １２は配線層で＾１層
ルの製造方法を説明する断面図、 第２図はＤＩ？Ａ月セルの平面図、 第３図は従来例による高集積ＤＲＡＭセルの構造を示す
断面図である。 図において、 ■は半導体基板、例えばｐ−５ｉ基板、１八、−１８、
ＩＣはｎ°型の不純物導入領域（ドレイン、ソース頭載
）、 ＩＤはフィールド酸化膜で５ｉ０２． ２はゲート酸化膜でＳｉＯ□層、 ３はゲート （ワード線）でポリＳｉ層、４は第１の絶
縁層で５ｉ（ｈ層、 ５は高融点金属層でＷ、あるいはＭｏ層、６はＣＶＤ−
５ｉＯｚ層、 ７はスピンオンガラス（ＳＯＧ） ！、８はキャパシタ
の下部電極でポリＳｉ層、９はキャパシタの誘電体層で
ＳｉＯ□、または５ｉＪａ層、 １０はキャパシタの対向電極でポリＳｉ層、１１は第２
の絶縁層でＰＳＧ層、 １２は配線層で＾１層
Claims (1)
- 半導体基板（１）上に第１の絶縁層（４）を被着し、該
第１の絶縁層（４）の該半導体基板（１）とコンタクト
を形成する領域、および該半導体基板（１）上にキャパ
シタを形成する領域に開口部を形成し、該開口部に高融
点金属層５を埋め込み、キャパシタを形成する領域の該
高融点金属層５を除去し、ここにキャパシタを形成した
後、半導体基板（１）上全面に第２の絶縁層（１１）を
被着し、コンタクトを形成する領域の該第２の絶縁層（
１１）を開口する工程を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228156A JPS6286853A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228156A JPS6286853A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286853A true JPS6286853A (ja) | 1987-04-21 |
Family
ID=16872104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60228156A Pending JPS6286853A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286853A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS63310162A (ja) * | 1987-06-12 | 1988-12-19 | Nec Corp | Ｍｉｓ型半導体記憶装置 |
| JPH0294472A (ja) * | 1988-09-29 | 1990-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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-
1985
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