KR100246277B1 - 반도체 장치에 합체되는 캐퍼시터 및 그 제조방법 - Google Patents

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가네꼬 히사시
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Abstract

반도체 장치에 합체되는 캐퍼시터에 있어서, 용량 하부전극은 층간절연층상에 제1비정질 실리콘막으로 형성되고 제2비정질 실리콘막은 제1비정질 실리콘막위에 적층된다. 결정화 방지막은 제1 및 제2비정질 실리콘막 사이에 구성되고 또는 다른 방법으로는 제1비정질 실리콘막은 제2비정질 실리콘막보다 낮은 불순물 농도를 갖도록 형성된다. 제1 및 제2 비정질 실리콘막으로 구성된 적층구조는 표면 및 측면을 갖는 하부전극으로 패터닝되고, 반구형 입자는 패터닝된 적층구조의 표면뿐만 아니라 측면상에도 형성된다. 이러한 공정에서, 층간절연층으로 부터 결정화 성장은 결정화 방지막에 의해 방지되거나 또는 제2비정질 실리콘막보다 낮은 불순물농조를 갖도록 형성된 제1비정질 실리콘막에 의해 방지된다. 따라서, 반구형 입자의 요철형태는 패터닝된 적층구조의 표면 뿐만 아니라 측면에도 균일하게 형성됨으로써, 현저하게 증가된 캐퍼시턴스를 얻을 수 있다.

Description

반도체 장치에 합체되는 캐퍼시터 및 그 제조방법
본 발명은 반도체 장치에 관한 것이며, 보다 상세하게는 반도체 장치에 합체되는 캐퍼시터 및 그 제조방법에 관한 것이다.
현재, DRAM(Dynamic Random Access Memory, 다이내믹 램)에서 볼 수 있듯이, 반도체 장치에 고집적화가 요구되고 있다. 이러한 요구를 만족시키기 위하여, DRAM에서 각 메모리 셀에 요구되는 면적은 극소로 축소되었다. 예를 들면, 1 MDRAM 또는 4 MDRAM에서 0.8㎛ 법칙이 반도체 장치 설계에 적용되었고, 16 MDRAM에서 0.6㎛ 법칙이 적용되었다.
상기한 바와 같이, 집적밀도는 보다 많이 증가되었고, 메모리 용량은 반도체 장치에서 보다 많이 증가되었다. 그러나, 생산 효율을 증가시키고 제조비용을 감소시키기 위해 반도체 장치 칩의 크기를 증가시키는 것은 허용되지 않는다. 그렇기 때문에, 얼마나 작은 메모리 셀이 제조되는가 하는 것은 바나도체 장치에서 해결해야할 문제이다.
그러나, 만약 메모리 셀의 면적이 감소된다면, 그 메모리 셀에 저장된 전하량이 상응하게 감소될 것이다. 그러므로, 메모리 셀의 고집적화를 실현하고 동시에 각 메모리 셀내에 저장된 필요한 전하량을 보장하기가 어렵다.
상기한 상황하에, 트렌치 캐퍼시터를 갖는 메모리 셀과 적층된 캐퍼시터를 갖는 메모리 셀이 제안되었고 실제로 감소되었다.
트렌치 캐퍼시터를 갖는 메모리 셀과 비교하면, 적층 캐퍼시터를 갖는 메모리 셀은 우수한 소프트-에러 내성(soft-error resistance)을 갖고 실리콘 기판에 손상을 주지 않는다는 장점을 갖는다. 그러므로, 적층 캐퍼시터형 메모리 셀은 차세대 메모리 셀 구조로 기대된다.
적층 캐퍼시터로서, HSG(hemi-spherical(silicon crystalline) grain, 반구형(실리콘 결정)입자)기술을 사용하여 제조된 적층 캐퍼시터가 제안되었다(일본특허공개 제 93-110023 공보참조, 그 영문 요약서는 일본 특허청으로 부터 받아볼 수 있고, 참고로 본 출원의 전체 내용이 게재됨). 일본 특허공개 제 88-110023호 공보에는 캐퍼시터 하부전극, 캐퍼시터 절연층 및 캐퍼시터 상부전극으로 구성되고, 그 캐퍼시터 하부전극은 층간절연층으로 구성된 접촉 홀을 통해 반도체 기판에 형성된 MOSFET(metal-oxide-semiconductor field effect transistor)에 전기적으로 접속된다.
여기에서, HSG 기술은 저장 전극(캐퍼시터 하부전극)의 표면상에 수많은 반구형 입자로 형성되고, 그리하여 저장 전극의 표면적은 증가되고 그 결과 캐퍼시턴스의 증대가 실현된다.
상기한 반구형 입자로 도포된 표면을 갖는 저장전극을 형성하기 위해, 여러가지 공정들이 제안되었다. 예를 들면, 일본특허공개 제 88-110023 공보에는 하부전극의 하부막으로서 구멍없는 폴리실리콘막 또는 비정질 실리콘막을 LPCVD(low pressure chemical vapor deposition, 저압력 화학증기증착법)에 의해 증착하고, 그후 하부막상에 자연 산화막을 형성하고 용량 하부전극의 하부막으로서 LPCVD 공정에 의해 자연 산화막상에 또 다른 비정질 실리콘막을 증착하고 더 나아가 하부 비정질 실리콘막에 열처리를 전도하여, 요철 표면을 갖는 조면화된 폴리실리콘막을 형서하는 것을 제안하였다.
이 공정에서, 하부 비정질 실리콘막이 열처리될 때 비정질 실리콘내에 이동이 발생하고 그리하여 결정성 입자가 형성되고, 그 결과 요철 표면을 갖는 조면화 된 폴리실리콘막이 형성된다. 더욱이, 이 공정에서, 하부 실리콘막의 결정화는 자연 산화막에 의해 조면화된 하부 폴리실리콘막에 어떤 영향을 미치는 것도 방지되기 때문에 하부 실리콘막 표면을 충분히 조면화시킬 수가 있다.
더욱이, 일본특허공개 제 95-014797호(1993년 6월 3일자로 출원된 미국특허 제 08/071904호에 기초하여 우선권을 주장하며 출원된 일본특허 제 140710/1994의 공보임)에는 요철표면을 갖는 폴리실리콘막을 형성하는 또다른 방법이 제안되었다. 이 방법에서, 열처리에 의해 조면화된 폴리실리콘막 아래 하부층으로 부터 상방 이동시키는 고온 도펀트 이동방법을 사용할 때 발생하는 도펀트 결함영역의 발생을 방지하기 위해, 도펀트기체에 노출하면서 폴리실리콘막위에 이산화실리콘막이 형성되고, 그 결과 요철표면을 갖는 폴리실리콘막이 형성된다.
일본특허공개 93-110023호 및 95-014797호 공보에는 용량 하부전극의 표면상에 형성된 요철을 확대시키는 것을 특징으로 하지만, 용량 하부전극의 측면상에 요철을 형성하는 것은 주목하고 있지 않다. 그렇기 때문에, 메모리 셀 용량의 캐퍼시턴스를 증가시키기 위해, 하부 전극의 표면뿐만 아니라 하부전극이 패터닝될 때 노출되는 하부전극의 측면까지도 형성할 필요가 있고 따라서 상부전극으로 도포된다. 그러므로, 일본특허공개 93-110023호 및 95-01497호 공보의 방법들은 실제 MOSFET상에 캐퍼시터를 형성하기 위해 출원되었고 충분한 캐퍼시턴스는 얻어질 수 없다.
더욱이, 일본특허공개 93-110023호 및 95-01497호는 캐퍼시터가 반도체 장치내에 형성된 MOSFET에 접속될 때 층간절연층과 하부전극사이에 경계면에 발생하는 현상을 기재하고 있다.
더욱이, 일본특허공개 93-304273호 공보(미국특허공보 제 5,385,863호에 대응)에는 소위 “결정핵법(crystal nucleation)”으로 칭하는 HSG 기술을 사용하여 하부전극의 측면상에 요철을 형성하는 것을 제안하였다. 이 결정 핵법에서는, 비정질 실리콘막의 표면 및 측면내 실리콘 원자는 이동되게 되고, 그 결과 요철은 표면 및 측면상에 형성된다.
그러나, 용량 하부전극이 이 결정핵법에 따라 형성될 때, 막의 결정화는 하부전극막과 층간절연층 사이에 경계면으로 부터 시작되고, 이 결정화는 표면내 실리콘 원자보다 먼저 표면 및 측면에 도달하고 측면은 충분히 이동한다. 만약, 결정화가 표면 및 측면에 도달한다면, 실리콘 원자의 이동은 더 이상 일어나지 않고 그러므로 요철은 표면 및 측면에 더 이상 형성되지 않는다. 그 결과, 용량 하부전극의 전체 표면에 걸쳐 요철이 형성되는 것이 불가능하고, 또한 약 10% 내지 20%의 결함영역의 발생을 피할 수 없다.
본 발명의 목적은 상기한 종래 기술의 결함을 극복하고 반도체 장치에 합체되는 캐퍼시터를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 반도체 장치에 합체되고 용량 하부전극의 표면 및 측면 양쪽에 균일한 요철을 갖고 그리하여 증대된 캐퍼시턴스를 갖는 캐퍼시터를 제공하는 것이다.
본 발명의 다른 목적은 반도체 장치에 합체되며 층간절연층과 접촉하여 형성된 캐퍼시터를 제공하는 것이다. 여기서, 캐퍼시터는 층간절연층으로부터 결정화에 영향을 주지는 않는다.
또한, 본 발명의 다른 목적은 반도체 장치에 합체되는 캐퍼시터를 형성하며, 캐퍼시터 하부전극의 표면과 측면상에 요철면을 균일하게 형성할 수 있는 방법을 제공하는 것이다. 그것에 의하여 증가된 큰 용량을 갖는 캐퍼시터를 제조할 수 있다.
본 발명의 또 다른 목적은 반도체 장치내에 층간절연층과 접촉하는 캐퍼시터 하부전극을 가지며, 층간절연층과 캐퍼시터 하부전극 사이의 경계면으로부터 발생하는 결정화를 방지하는 캐퍼시터 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 반도체 장치내에 합체되며, 표면과 그 표면에 연속되는 측면을 포함하는 캐퍼시터 하부전극을 가지는 캐퍼시터 제조방법을 제공하는 것이다. 여기서 캐퍼시터 하부전극은 제1실리콘막과, 제1실리콘막상에 형성된 결정화 방지막과 결정화 방지막상에 형성된 제2실리콘막으로 구성되며, 표면과 측면상에 반-구형 입자로 구성된 요철면을 가지며 캐퍼시터 절연층으로 도포된다. 여기서 캐퍼시터 절연층은 캐퍼시터 상부전극으로 도포된다.
본 발명의 제2측면에서, 반도체 장치내에 합체되며, 표면을 포함하여 반도체 장치내에 마련된 다른 회로소자에 연결된 캐퍼시터 하부전극을 갖는 캐퍼시터가 제공된다. 여기서, 캐퍼시터 하부전극은 회로소자에 인접한 하부에서는 낮고 표면에서는 높은 불순물 농도를 가지며, 적어도 표면상에 반-구형 입자로 형성된 요철면을 가지며, 캐퍼시터 절연층으로 도포된다. 이때, 캐퍼시터 절연층은 캐퍼시터 상부전극으로 도포된다.
본 발명의 제3측면에 따라서, 반도체 장치내에 합체되는 캐퍼시터 제조방법이 제공되며, 캐퍼시터 하부전극은 층간절연층과 접촉한다. 이 방법은 다음과 같은 단계, 즉 층간절연층상에 제1비정질 실리콘막을 형성하는 단계와; 제1비정질 실리콘막상에 제1비정질 실리콘막의 두께보다 작은 두께를 갖는 결정화방지막을 형성하는 단계와; 결정화방지막상에 불순물을 포함하는 제2비정질 실리콘막을 형성하는 단계와; 제1 및 제2비정질 실리콘막과 결정화방지막으로 구성되는 적층구조체를 소정 형상을 갖는 캐퍼시터 하부전극으로 패터닝하는 단계와; 캐퍼시터 하부전극의 표면상에 반구형입자의 형태로 요철면을 형성하기 위해서 캐퍼시터 하부전극을 열처리하며, 결정화방지막은 층간절연층과 캐퍼시터 하부전극의 제1비정질 실리콘막 사이의 경계면에서 결정화가 개시되는 것을 방지하는 단계와; 캐퍼시터 하부전극을 도포하기 위하여 캐퍼시터 절연층을 형성하며 캐퍼시터 절연층을 도포하기 위하여 캐퍼시터 상부전극을 형성하는 단계를 포함한다.
본 발명의 제4측면에 의해, 반도체 장치내에 합체되는 캐퍼시터 제조방법이 제공되며, 캐퍼시터 하부전극은 층간절연층과 접촉한다. 이 방법은 다음과 같은 단계, 즉 층간절연층상에 제1비정질 실리콘막을 형성하는 단계와; 제1비정질 실리콘막상에 제1비정질 실리콘막의 불순물 농도보다 높은 불순물 농도를 갖는, 불순물을 포함하는 제2비정질 실리콘막을 형서하는 단계와; 제1 및 제2비정질 실리콘막을 포함하는 적층구조체를 소정 형상의 캐퍼시터 하부전극으로 패터닝하는 단계와; 캐퍼시터 하부전극의 표면상에 반구형입자의 형태로 요철면을 형성하기 위해서 캐퍼시터 하부전극을 열처리하며, 제1비정질 실리콘막은 층간절연층과 캐퍼시터 하부전극의 제1비정질 실리콘막 사이의 경계면에서 결정화가 개시되는 것을 방지하는 불순물 농도를 갖는 단계와; 캐퍼시터 하부전극을 도포하기 위하여 캐퍼시터 절연층을 형성하며 캐퍼시터 절연층을 덮기 위하여 캐퍼시터 상부전극을 형성하는 단계를 포함한다.
본 발명의 상술된 다른 목적, 특징 및 장점들은 첨부된 도면의 바람직한 실시예에 의해 보다 명확해질 것이다.
제1도 내지 제7도는 본 발명에 따라 반도체 장치내에 합체된 캐퍼시터의 실시예 1을 형성하기 위하여, 본 발명에 따른 방법의 실시예 1을 설명하는 반도체 장치의 개략적인 부분 단면도.
제8도와 제9도는 본 발명에 따라 반도체 장치내에 합체된 캐퍼시터의 실시예 1을 형성하기 위하여, 본 발명에 따른 방법의 실시예 2를 설명하는 반도체 장치의 개략적인 부분 단면도.
제10도는 종래 기술에 따라 제조된 캐퍼시터의 부분결함과 본 발명에 따른 캐퍼시터의 두가지 실시예를 설명하는 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 실리콘 산화막
12 : 중간절연층 13 : 접촉 홀
141,142,143 : 비정질 실리콘막 151,152 : 제1 및 제2의 실리콘 산화막
제1도 내지 제7도를 참조하면, 본 발명에 따른 반도체 장치내에 합체되는 캐퍼시터를 제조하는 방법의 실시예 1을 설명한다.
제1도에 도시한 바와같이, N형 실리콘 기판(10)이 준비된다. 캐퍼시터 소자를 제외한, 여러 가지 불순물 확산영역들과 MOSFET(도시않됨)을 포함하는 캐퍼시터 회로소자는 실리콘 기판(10)내와 실리콘 기판(10)위에 형성되며 다양한 기능들을 시랭하기 위하여 전기적으로 접속된다. 그러나, 이들 불순물 확산영역들과 여러 가지 회로소자들을 나타내기 위해, 도면의 단순화를 위하여 불순물 확산영역(30)만을 도시한다.
또한, 실리콘 기판(10)상에서, 300nm의 두께를 가진 실리콘 산화막(11)은 LOCOS(local oxidation of silicon)기술에 의하여 실리콘 산화막으로서 즉 장치 분리 영역으로서 선택적으로 형성된다. 그러므로, 실리콘 기판은 소정 영역, 예를 들어 확산영역(30)을 포함하는 장치 형성영역에서 부분적으로 노출된다.
제2도에 도시된 바와 같이, 실리콘 산화막 또는 BPSG(borophosphosilicate glass)로 형성되는 600nm의 두께를 갖는 층간절연층(12)은 실리콘 기판(10)과 실리콘 산화막(11)을 도포하기 위하여 대기압 CVD 공정에 의하여 증착된다.
제3도에 도시한 바와 같이, 층간절연층(12)이 적층된 후, 접촉홀(13)이 소정의 위치에서 층간절연층(12)을 통하여 투과하기 위하여 건식 에칭과 습식 에칭에 의해 형성된다. 도시한 실시예에서, 접촉홀(13)은 실리콘 기판(10)의 확산영역(30)의 표면을 노출하기 위하여 형성된다. 예를 들어, 접촉홀(13)은 개구 지름이 400nm이며 바닥 지름은 200nm이다.
접촉홀(13)이 형성된 후, 반응실에서 캐퍼시터 하부전극을 형성하기 위하여, 실리콘 산화막(11)을 갖는 실리콘 기판(10)과 접촉홀(13)을 갖는 층간절연층(12)은 CVD 공정용 반응실내로 합체된다.
제4도에 도시한 실시예에서, 제1, 제2 및 제3비정질 실리콘막(141,142,143)은 명칭순으로 적층되며, 제1 및 제2실리콘 산화막(151,152)은 각각 제1 및 제2비정질 실리콘막(141,142) 사이와 제2 및 제3 비정질 실리콘막(142,143)사이에 형성된다.
추가로, 도시한 실시예에서, 제1, 제2 및 제3비정질 실리콘막(141,142,143)은 각각 인으로 도핑된 비정질 실리콘으로 형성된다.
첫째, 제1비정질 실리콘막(141)은 실리콘 기판의 온도를 530℃로 하며, 반응실 압력은 1.333×102Pa(1.0Torr), 수소화규소(SiH4)의 유량은 1000cc/min, 수소화인(PH3)의 유량은 0.5cc/min인 막증착 조건하에서 약 한 시간가량 막증착을 수행하므로써 형성된다. 이렇게하여 얻어진 제1비정질 실리콘막(141)은 약 2×1020atom/㎤의 인농도를 포함하며 150nm 두께를 갖는 인으로 적층된 비정질 실리콘이다.
제1비정질 실리콘막(141)이 형성된 후, 수소화규소 가스와 수소화인 가스의 공급은 중단되며 반응실은 진공분위기로 된다. 이에 따라, 1%의 산소를 포함하는 질소 가스는 5분 동안 1000cc/min의 유량으로 반응실내에 유입된다. 결과적으로, 1nm 내지 2nm의 두께를 갖는 제1실리콘 산화막(151)이 제1비정질 실리콘막(141)의 표면상에 형성된다.
또한, 제1비정질 실리콘막(142)을 형성하는 조건과 같은 막증착 조건하에서, 제2비정질 실리콘막(142)이 적층된다. 그러므로, 적층된 제2비정질 실리콘막(142)은 제1의 비정질 실리콘막(141)과 유사하게, 인이 도핑된 비정질 실리콘막이다.
그다음, 반응실은 다시 진공으로 된다. 산소 1%를 포함하는 질소 가스는 제1실리콘 산화막(151)의 형성과 유사하게 5분 동안에 1000cc/min의 유량으로 반응실내로 도입된다. 그래서, 1nm 내지 2nm의 두께를 가지는 제2의 실리콘 산화막(152)은 제2의 비정질 실리콘막(142)의 표면위에 형성된다.
그 다음, 제3의 비정질 실리콘막(143)은 제1 및 제2의 비정질 실리콘막(141 및 142)을 형성하기 위한 적층상태와 동일한 막증착상태에서 약 2시간동안 막증착을 실행함으로써 형성된다. 그래서, 약 300nm의 두께를 가진 제3의 비정질 실리콘막(143)이 형성된다. 즉, 제4도에 도시된 바와같은 다중층 구조가 얻어질 수 있다. 여기에서, 제3의 비정질 실리콘막(143)은 제1 및 제2의 비정질 실리콘막(141,142)과 유사한 인이 도핑된 비정질 실리콘막이다.
상술한 실시예에서, 실리콘 산화막(151,152)은 제1 및 제2의 비정질 실리콘막(141,142)이 증착되는 반응실과 동일한 반응실에서 형성된다. 그러나, 실리콘 산화막(151 및 152)은 상기 제1 및 제2비정질 실리콘막(141,142)이 증착된 다음에 실리콘 기판을 반응실로 부터 추출함으로써 형성될 수 있으므로, 상기 증착된 비정질 실리콘막은 대기에 노출되고, 그결과 자연 산화막이 비정질 실리콘막의 표면위에 형성된다.
여기에서, 제1의 비정질 실리콘막(141)은 층간절연층(12)과 접촉하게 되고, 열처리가 실행될 때, 결정은 층간절연층(12)위에 결정핵으로 부터 성장된다. 그러나, 층간절연층(12)위에서 결정핵으로 부터 성장된 결정이 제1의 실리콘 산화막(151)에 도달할 때, 결정은 더 이상 성장하지 않는다. 따라서, 제4도에 도시된 다중층 구조에서, 상기 제1 및 제2실리콘 산화막(151,152)은 결정화 방지막으로서 작용한다. 이와 동일하게 상기 도시된 실시예에서, 제1 및 제2실리콘 산화막(151,152)로 형성된 결정화 방지막의 2개의 층이 제공되지만, 결정화 방지막의 단일층이 형성될 수있다. 상기한 경우에, 비정질 실리콘막은 2개의 층이된다.
상기 제l3의 비정질 실리콘막(143)이 제4도에 도시된 바와같이 형성된 다음에, 비정질 실리콘막(141,142,143)과, 실리콘 산화막(151,152)으로 구성된 다중층 구조는 제5도에 도시된 바와같이, 비정질 실리콘막(141,142,143)과 실리콘 산화막(151,152)로 구성된 패터닝된 다중층 구조(캐퍼시터 하부전극으로 사용됨)를 형성하기 위하여, 에칭에 의하여 패터닝된다. 상기 패터닝된 적층 구조는 표면뿐만 아니라 측면에도 노출된다. 상기 패터닝 상태에서, 패터닝된 다중층 구조의 표면 및 측면은 얇은 자연 산화막으로 피복된다. 상기 자연 산화막은 패터닝된 다중층 구조의 표면위에 반구형 입자를 형성하기 위하여 실행되는 후속처리에 있어서 반구형 입자를 형성하는데 요구되는 실리콘 원자의 이동을 방해하기 될 것이다. 이러한 처리는 이후에 “HSG 기술”로 언급된다.
따라서, 상기 패터닝된 다중층 구조의 표면 및 측면위의 자연 산화막은 희석된 불화수소산 또는 다른 수단을 사용함으로써 제거된다. 상기 자연 산화막이 제거된 다음, 상기 HSG 기술은 반응실에서 실행된다.
상기 HSG 기술에서, 먼저 상기 패터닝된 다중층 구조위에 핵을 형성하기 위하여, 수소화규소는 0.07998 Pa(0.6 mTorr)의 압력하에서 560℃의 온도로 유지되는 반응실내에서 약 20cc/min의 유량으로 상기 패터닝된 다중층 구조위로 조사된다.
상기 핵이 패터닝된 다중층 구조의 표면 및 측면위에 형성된 다음에, 반응실은 1.333×10-4Pa(1.0×10-6Torr)의 진공으로 된다음, 560℃의 동일한 온도에서 40분동안 열처리가 실행된다. 결과적으로, 제6도에 도시한 바와같이, 반구형 입자(HSG)는 패터닝된 다중층 구조의 표면 뿐만 아니라 패터닝된 다중층 구조의 측면위에도 형성된다.
여기에서, 반구형 입자의 분포는 패터닝된 다중층 구조의 표면 및 측면위에 매우 균일하게 되는데, 왜냐하면 상기 층간절연층(12)과 비정질 실리콘막사이의 경계에서 결정핵으로 부터의 결정성장은 제1 및 제2실리콘 산화막(151,152)에 의하여 방지되기 때문이다. 그래서, 전체표면위에 형성된 반구형 입자를 가진 패터닝된 다중층 구조는 캐퍼시터 하부전극으로서 사용될 수 있다. 상기 캐퍼시터 하부전극은 1.8배 이상 양호하게는, 2배 이상의 표면적을 가지며, 상기 하부전극은 반구형 입자(HSG)에 의하여 주어진 요철면을 갖지 않는다.
그 다음 제7도에 도시한 바와같이, 650℃와 0.9331×102Pa(0.7Torr)의 상태에서 LPCVD 처리에 따라서, SiH2Cl2가 40cc/min의 유량으로 도입되고, NH3는 약 20분동안에 120cc/min의 유량으로 도입된다. 그래서, 7nm의 두께를 가진 실리콘 질화막(24)는 캐퍼시터 절연층 즉, 캐퍼시터 유전체막으로서 반구형 입자(HSG)의 표면을 피복하기 위하여 형성된다. 계속하여, 200nm의 두께를 가진 인이 도핑된 실리콘막(25)은 캐퍼시터 상부전극으로서 캐퍼시터 절연층(24)을 피복하기 위하여 형성된다. 그래서, 캐퍼시터 소자는 완성된다. 여기에서, 캐퍼시터 상부전극을 구성하는 실리콘 막(25)은 비정질 실리콘막 또는 폴리실리콘막으로 형성될 수 있다.
상기 실시예 1에서, 상기 실리콘 산화막(151,152) 각각은 상술한 바와 같이, 1nm 내지 2nm의 두께를 갖는다. 양호하게는, 실리콘 산화막(151,152)은 비정질 실리콘막들(141,142,143)이 실리콘 산화막(151,152)을 통해 상호 전기적으로 접속되지만 그러나, 충분한 결정화 방지기능을 보장할 수 있도록 하기 위해 5nm이하의 두께를 가진다.
다음 제8도 및 제9도를 참고하면, 본 발명에 따른 반도체장치에서 캐퍼시터의 실시예 2를 형성하기 위하여 본 발명에 따른 방법의 실시예 2가 설명된다.
상기 실리콘 기판(10)위에서 실리콘 산화막(11)을 형성하기 위하여 제1도에 도시한 바와 같은 단게와, 상기 실리콘 기판(10)과 실리콘 산화막(11)위에서 층간절연층(12)을 형성하기 위하여 제2도에 도시한 바와 같은 단계와, 상기 층간절연층(12)에서 접촉홀을 형성하기 위하여 제3도에 도시된 단계와, 캐퍼시터 절연층과 캐퍼시터 상부전극을 형성하기 위하여 제6도에 도시된 바와 같은 HSG 형성단계와 제7도에 도시된 바와같은 단계에서, 상기 실시예 2는 실시예 1과 동일하다. 즉, 상기 실시예 2에서는 캐퍼시터 하부전극을 형성하기 위하여 제4도와 제5도에 도시된 바와 같은 단계에서만 실시예 1과 다르다. 그러므로, 제8도 및 제9도는 캐퍼시터 하부전극을 형성하기 위한 단계만을 도시하고, 제8도와 제9도에서, 제1도 내지 제7도에 도시한 요소와 유사한 요소는 동일한 도면부호로서 표시되고, 이것의 설명은 설명을 간략하기 하기 위하여 생략된다.
따라서, 실시예 2에서 캐퍼시터 하부전극을 형성하기 위한 단계만이 제8도 및 제9도를 참고로 하여 설명된다.
제8도에 도시된 바와같이, 불순물을 전혀 도핑하지 않거나 또는 저농도불순물을 갖는 제1의 비정질 실리콘막(31)은 층간절연층(12)위에 형성되고, 상기 확산영역(30)은 접촉홀에 노출되며, 고도의 불순물을 가진 제2비정질 실리콘막(32)은 비정질 실리콘막(31)위에 형성된다.
도시된 실시예에서, 제1의 비정질 실리콘막(31)은 530℃의 실리콘 기판온도의 막증착 상태와, 1.333×102Pa(1.0 Torr)의 반응실 압력 및, 1000cc/min의 수소화규소 유량에서, 약 20분동안에 막증착을 실행함으로써 형성된다. 그래서, 약 30nm 내지 50nm의 두께를 가진 도핑안된 제1의 비정질 실리콘막(31)이 형성된다.
한편, 상기 수소화인이 수소화규소의 도입과 함께 0.2cc/min의 유량으로서 도입될 때, 7×1019atom/㎤이하의 낮은 인농도를 포함하는 비정질 실리콘막은 얻어질 수 있다. 이러한 점은 제1의 비정질 실리콘막(31)을 형성하는 시간에서 불순물로서 도입되는 수소화인의 유량이 0cc/min 내지 0.2cc/min의 범위에서 조정되는 것이 양호하다.

Claims (20)

  1. 표면과 이 표면에 연속하는 측면을 갖는 캐퍼시터 하부전극을 가지며 반도체 장치에 합체되는 캐퍼시터에 있어서, 상기 캐퍼시터 하부전극은 제1실리콘막과, 상기 제1실리콘막에 형성된 결정화 방지막과, 상기 결정화 방지막에 형성된 제2실리콘막으로 구성되고, 상기 캐퍼시터 하부전극은 표면 및 측면에 반구형 입자의 형태로 형성된 요철부를 가지고 또 캐퍼시터 상부전극으로 증착된 캐퍼시터 절연층으로 도포되어 있는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터.
  2. 제1항에 있어서, 상기 캐퍼시터 하부전극은 표면에 대향한 측면으로 연장하는 접속부를 갖는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터.
  3. 제1항에 있어서, 제1 및 제2실리콘막 각각은 폴리실리콘 또는 비정질 실리콘으로 형성되는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터.
  4. 제3항에 있어서, 제1 및 제2실리콘막 각각은 불순물을 함유하는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터.
  5. 제4항에 있어서, 상기 제2실리콘막은 제1실리콘막의 불순물 농도보다 더 높은 불순물 농도를 가지는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터.
  6. 표면 영역을 갖고 반도체 장치에 형성된 또 하나의 회로소자에 연결된 캐퍼시터 하부전극을 가지며 반도체 장치에 합체된 캐퍼시터에 있어서, 상기 캐퍼시터 하부전극은 상기 회로소자에 인접한 하부에서 낮은 등급의 불순물 농도를 가지고 또 표면 영역에서 높은 등급의 불순물 농도를 가지며, 상기 캐퍼시터 하부전극은 표면 및 측면에 반구형 입자의 형태로 형성된 요철부를 가지고 또 캐퍼시터 상부전극으로 증착된 캐퍼시터 절연층으로 도포되어 있는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터.
  7. 제6항에 있어서, 상기 캐퍼시터 하부전극은 낮은 불순물 농도를 가지며 하부를 구성하는 제1실리콘막과, 상기 제1실리콘막에 형성되어서 제1실리콘막의 불순물 농도보다 더 높은 불순물 농도를 가지는 제2실리콘막을 포함하는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터.
  8. 제7항에 있어서, 상기 캐퍼시터 하부전극은 표면에 연속하는 측면을 가지고, 반구형 입자의 형태로 된 요철부가 표면 뿐만 아니라 측면에도 형성되는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터.
  9. 제8항에 있어서, 제1 및 제2실리콘막 각각은 불순물을 함유한 폴리실리콘 또는 비정질 실리콘으로 형성되는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터.
  10. 제7항에 있어서, 제1 및 제2실리콘막 각각은 불순물을 함유한 폴리실리콘 또는 비정질 실리콘으로 형성되는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터.
  11. 층간절연층과 접촉하는 캐퍼시터 하부전극을 가지며 반도체 장치에 합체되는 캐퍼시터를 제조하는 방법에 있어서, 제1비정질 실리콘막을 상기 층간절연층에 형성하는 단계와; 상기 제1비정질 실리콘막의 두께보다 작은 두께를 갖는 결정화 방지막을 상기 제1비정질 실리콘막에 형성하는 단계와; 제2불순물함유 비정질 실리콘막을 상기 결정화 방지막에 형성하는 단계와; 상기 제1 및 제2비정질 실리콘막과 결정화 방지막으로 구성된 적층구조를 소정의 형상을 갖는 캐퍼시터 하부전극으로 패터닝하는 단계와; 상기 결정화 방지막이 캐퍼시터 하부전극의 제1비정질 실리콘막과 층간절연층 사이의 경계면에서 시작하는 결정화의 진행을 방지하는 동안에 캐퍼시터 하부전극의 표면에 반구형 입자의 형태로 된 요철부를 형성하도록 캐퍼시터 하부전극을 열처리하는 단게와; 상기 캐퍼시터 하부전극을 덮기 위해 캐퍼시터 절연층을 형성하는 단계와; 상기 캐퍼시터 절연층을 덮기 위해 캐퍼시터 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터 제조방법.
  12. 제11항에 있어서, 상기 결정화 방지막은 적어도 하나의 실리콘 산화물층으로 형성되는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터 제조방법.
  13. 제12항에 있어서, 상기 결정화 방지막은 5nm 이하의 두께를 갖는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터 제조방법.
  14. 제11항에 있어서, 상기 결정화 방지막은 5nm 이하의 두께를 갖는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터 제조방법.
  15. 층간절연층과 접촉하는 캐퍼시터 하부전극을 가지며 반도체 장치에 합체된 캐퍼시터를 제조하는 방법에 있어서, 제1비정질 실리콘막을 상기 층간절연층에 형성하는 단계와; 상기 제1비정질 실리콘막의 불순물 농도보다 높은 불순물 농도를 갖는 제2불순물 함유 비정질 실리콘막을 상기 제1비정질 실리콘막에 형성하는 단계와; 상기 제1 및 제2비정질 실리콘막과 결정화 방지막으로 구성된 적층구조를 소정의 형상을 갖는 캐퍼시터 하부전극으로 패터닝하는 단계와; 상기 제1비정질 실리콘막이 캐퍼시터 하부전극의 제1비정질 실리콘막과 층간절연층 사이의 경계면에서 시작하는 결정화의 진행을 방지하도록 하는 그러한 불순물 농도를 가지는 동안에 캐퍼시터 하부전극의 표면에 반구형 입자의 형태로 된 요철부를 형성하도록 캐퍼시터 하부전극을 열처리하는 단계와; 상기 캐퍼시터 하부전극을 덮기 위해 캐퍼시터 절연층을 형성하는 단계와; 상기 캐퍼시터 절연층을 덮기 위해 캐퍼시터 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터 제조방법.
  16. 제15항에 있어서, 상기 적층 구조의 패터닝 단계는 표면 및 측면이 모두 노출된 캐퍼시터 하부전극을 형성하도록 실시되고, 상기 캐퍼시터 하부전극의 열처리 단계는 캐퍼시터하부전극의 표면 및 측면에 반구형 입자의 형태로 요철부를 형성하도록 실시되는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터 제조방법.
  17. 제15항에 있어서, 상기 제1비정질 실리콘막은 20nm의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터 제조방법.
  18. 제15항에 있어서, 상기 제1비정질 실리콘막은 1×1020atom/㎤이하의 불순물 농도를 가지는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터 제조방법.
  19. 제18항에 있어서, 제2비정질 실리콘막은 1×1020atom/㎤이상의 불순물 농도를 가지는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터 제조방법.
  20. 제15항에 있어서, 상기 제1비정질 실리콘막은 불순물을 함유하지 않으며, 상기 제2비정질 실리콘막은 1×1020atom/㎤이상의 불순물 농도를 가지는 것을 특징으로 하는 반도체 장치에 합체되는 캐퍼시터 제조방법.
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