JPH01187847A - キヤパシタの形成方法 - Google Patents
キヤパシタの形成方法Info
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- JPH01187847A JPH01187847A JP63010635A JP1063588A JPH01187847A JP H01187847 A JPH01187847 A JP H01187847A JP 63010635 A JP63010635 A JP 63010635A JP 1063588 A JP1063588 A JP 1063588A JP H01187847 A JPH01187847 A JP H01187847A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリーLSIのキャパシタの製造方法に係
り、特にキャパシタの容量を増大させるのに好適なキャ
パシタの製造方法に関する。
り、特にキャパシタの容量を増大させるのに好適なキャ
パシタの製造方法に関する。
近年、半導体を用いたメモリーLS I、特にダイナミ
ックRA M (Random Access Mem
ory) LSIは著しく高集積化が進み、その高集積
化を実現するため、最も小さな面積で実現できるひとつ
のスイッチングトランジスターとひとつのキャパシタか
らなるメモリーセル(記憶素子の最小単位)が提案され
、現在主流になっている。このような構成のもとで、さ
らに高い集積度を達成するため、最近では、平面面積を
縮少しても容量が減少しないキャパシタの構造上の工夫
が種々提案されている。そのひとつの方法としてキャパ
シタを基板表面より上方に形成するいわゆる積層容量型
(STC型)のメモリーセルがある。その−例が時間昭
59−104156号に述べられている。
ックRA M (Random Access Mem
ory) LSIは著しく高集積化が進み、その高集積
化を実現するため、最も小さな面積で実現できるひとつ
のスイッチングトランジスターとひとつのキャパシタか
らなるメモリーセル(記憶素子の最小単位)が提案され
、現在主流になっている。このような構成のもとで、さ
らに高い集積度を達成するため、最近では、平面面積を
縮少しても容量が減少しないキャパシタの構造上の工夫
が種々提案されている。そのひとつの方法としてキャパ
シタを基板表面より上方に形成するいわゆる積層容量型
(STC型)のメモリーセルがある。その−例が時間昭
59−104156号に述べられている。
上記STC型給造による従来技術を用いた上でのLSI
の集積度向上に対する要求は、キャパシ夕絶縁膜の膜厚
を薄くすることにより達成されてきた。しかし、膜厚も
薄くすることは絶縁膜を通して流れる漏洩電流の増大に
つながり記憶性能を低下させる原因となる。従って絶縁
膜の薄膜化にも限界があり、例えば64メガビツトのd
−RAMをSTC構造で実現することは、キャパシタ容
量の確保が難しいという点で極めて困難な状況になって
いるのが現状である。
の集積度向上に対する要求は、キャパシ夕絶縁膜の膜厚
を薄くすることにより達成されてきた。しかし、膜厚も
薄くすることは絶縁膜を通して流れる漏洩電流の増大に
つながり記憶性能を低下させる原因となる。従って絶縁
膜の薄膜化にも限界があり、例えば64メガビツトのd
−RAMをSTC構造で実現することは、キャパシタ容
量の確保が難しいという点で極めて困難な状況になって
いるのが現状である。
本発明の目的は、かかる状況にあって設計上許容し得る
キャパシタの平面面積が減少した場合においても実質的
な容量を確保することが可能なキャパシタの製造方法を
提供することにある。
キャパシタの平面面積が減少した場合においても実質的
な容量を確保することが可能なキャパシタの製造方法を
提供することにある。
上記目的は、キャパシタを構成する電極表面に、リソグ
ラティーを用いた微細加工技術で得ることが可能な最小
寸法よりもはるかに小さな寸法からなる極微細な凹凸を
設けて実質的キャパシタの面積を確保することにより達
成される。この場合、凹凸を設ける方法が極めて重要で
ある0発明者は。
ラティーを用いた微細加工技術で得ることが可能な最小
寸法よりもはるかに小さな寸法からなる極微細な凹凸を
設けて実質的キャパシタの面積を確保することにより達
成される。この場合、凹凸を設ける方法が極めて重要で
ある0発明者は。
5iHa(モノシラン)とN x Oあるいは5iHz
CQ z(ジクロロシラン)とN2.O等のガスを用い
て、その流量比と形成される膜の特性との関連を種々調
べてきた。その中で適当な流量比を選択することによっ
て、Siと5iOzが混合共存した状態の膜として存在
することをつきとめた。さらに、このような混合膜をH
F(フッ酸)溶液に浸漬した場合にはSiだけを島状に
残存させ、逆にSiだけを選択的にエツチングできる条
件でエツチングした場合には5iOzだけを島状に残存
させ得ることもわかった。本発明の主旨は、Siから成
る第一の薄膜を形成する手段と、SiとSi化合物が共
存する第二の薄膜を第一の薄膜上に重ねて形成する手段
と、第二の薄膜中に含まれるSi化合物を選択的に除去
する手段を備えたことにある。
CQ z(ジクロロシラン)とN2.O等のガスを用い
て、その流量比と形成される膜の特性との関連を種々調
べてきた。その中で適当な流量比を選択することによっ
て、Siと5iOzが混合共存した状態の膜として存在
することをつきとめた。さらに、このような混合膜をH
F(フッ酸)溶液に浸漬した場合にはSiだけを島状に
残存させ、逆にSiだけを選択的にエツチングできる条
件でエツチングした場合には5iOzだけを島状に残存
させ得ることもわかった。本発明の主旨は、Siから成
る第一の薄膜を形成する手段と、SiとSi化合物が共
存する第二の薄膜を第一の薄膜上に重ねて形成する手段
と、第二の薄膜中に含まれるSi化合物を選択的に除去
する手段を備えたことにある。
上記Siから成る第一の薄膜は、第二の薄膜中からSi
化合物をエツチング除去した際に生じる複数の島状Si
の電気的導通を確保するための基板として設ける。Si
とSi化合物から成る第二の薄膜は、凹凸を形成するた
めに用いる。さらにSi化合物を選択的にエツチング除
去することによって実質的な凹凸の形成を完了する。
化合物をエツチング除去した際に生じる複数の島状Si
の電気的導通を確保するための基板として設ける。Si
とSi化合物から成る第二の薄膜は、凹凸を形成するた
めに用いる。さらにSi化合物を選択的にエツチング除
去することによって実質的な凹凸の形成を完了する。
以下、本発明の一実施例をダイナミックRAM(d −
RAM)のキャパシタを例にとって説明する。
RAM)のキャパシタを例にとって説明する。
第1図にSTC構造のメモリーセルの一断面を示した。
また、第2図に第1図に示した断面構造に至るまでの工
程の概略図を示した。
程の概略図を示した。
最初に第2図(a)について説明する。p型の(100
)面方位を有するSi基板101表面に周知のLOCO
3法を用いて厚さ600nmのS i O2102を熱
酸化法により形成し、ゲート酸化膜となる厚さ25nm
の5iOz103を同じく熱酸化法により形成し、ゲー
ト電極となる厚さ350nmの多結晶5i104を化学
気相成長法(CVD法)により形成し、多結晶5i10
4に熱拡散法により燐を導入し、表面に形成されたリン
ガラスを除去した後、CVD法により厚さ200nmの
SiO’z105を形成し、周知のリソグラフィーとド
ライエツチング法を用いて多結晶5i104と5iOz
105のパターンを形成し、CVD法により厚さ200
nmのS i 02を形成した後、全面ドライエツチン
グにより多結晶5i104の側壁にのみ5iOz106
を残存させ、イオン打ち込み法により砒素を選択的にS
i基板に導入し。
)面方位を有するSi基板101表面に周知のLOCO
3法を用いて厚さ600nmのS i O2102を熱
酸化法により形成し、ゲート酸化膜となる厚さ25nm
の5iOz103を同じく熱酸化法により形成し、ゲー
ト電極となる厚さ350nmの多結晶5i104を化学
気相成長法(CVD法)により形成し、多結晶5i10
4に熱拡散法により燐を導入し、表面に形成されたリン
ガラスを除去した後、CVD法により厚さ200nmの
SiO’z105を形成し、周知のリソグラフィーとド
ライエツチング法を用いて多結晶5i104と5iOz
105のパターンを形成し、CVD法により厚さ200
nmのS i 02を形成した後、全面ドライエツチン
グにより多結晶5i104の側壁にのみ5iOz106
を残存させ、イオン打ち込み法により砒素を選択的にS
i基板に導入し。
熱処理を行なってn型拡散層107を形成した。
以上の工程を経ることによりd−RAMのスイッチング
用MOSトランジスターの形成を完了した。
用MOSトランジスターの形成を完了した。
次にキャパシタの形成工程となる。まず、リソグラフィ
ーとドライエツチング法により所定のn型拡散層上のS
i○2103を除去した。次に露出したn型拡散層表面
の汚染物う6を除去する目的で洗浄を行ない、CVD法
により厚さ200nmの多結晶S i、 108を形成
し下地電極を構成する第一の薄膜とした。なお、多結晶
5i10Bの形成時、n型拡散層表面に導通不良の原因
となる自然成長酸化膜が成長しないように配慮した。ま
た、多結晶Si 108は横型拡散炉による低圧CV
r)装置を用い、5iHaを原料ガスとして温度630
℃、圧力0 、8 Torrの条件で形成した。次に、
同じ装置を用いて連続的に5iHaとNzOを原料ガス
として、温度630℃、圧力Q 、 8 Torrの条
件で厚さ150nmのSiとSingが混在する第二の
薄膜(S i Owl 14)を形成した。なお、コノ
時NzO/SiH4流量比が0.25 になルヨうに
制御した。
ーとドライエツチング法により所定のn型拡散層上のS
i○2103を除去した。次に露出したn型拡散層表面
の汚染物う6を除去する目的で洗浄を行ない、CVD法
により厚さ200nmの多結晶S i、 108を形成
し下地電極を構成する第一の薄膜とした。なお、多結晶
5i10Bの形成時、n型拡散層表面に導通不良の原因
となる自然成長酸化膜が成長しないように配慮した。ま
た、多結晶Si 108は横型拡散炉による低圧CV
r)装置を用い、5iHaを原料ガスとして温度630
℃、圧力0 、8 Torrの条件で形成した。次に、
同じ装置を用いて連続的に5iHaとNzOを原料ガス
として、温度630℃、圧力Q 、 8 Torrの条
件で厚さ150nmのSiとSingが混在する第二の
薄膜(S i Owl 14)を形成した。なお、コノ
時NzO/SiH4流量比が0.25 になルヨうに
制御した。
第2図(b)により以下の工程を説明する。
5iO2114を形成した状態でHF(フッ酸): H
zO= 1 / 10から成るエツチング液に2分間浸
漬した。純水洗浄、乾燥工程を経て、その表面を走査型
電子顕微鏡(SEM)で観察したところ直径約0.1μ
mのSi核109がほぼ均一な密度で残存していた。次
に熱拡散法により、多結晶5i108およびSi核10
9に燐を導入した。
zO= 1 / 10から成るエツチング液に2分間浸
漬した。純水洗浄、乾燥工程を経て、その表面を走査型
電子顕微鏡(SEM)で観察したところ直径約0.1μ
mのSi核109がほぼ均一な密度で残存していた。次
に熱拡散法により、多結晶5i108およびSi核10
9に燐を導入した。
この時、後の熱処理工程も含めて燐がSi基板の拡散層
107の不純物分布を乱さないように条件を制御した。
107の不純物分布を乱さないように条件を制御した。
熱拡散時に表面に形成されたリンガラスを除去した。続
いてリソグラフィーとドライエツチング法を用いてバタ
ーニングし第一の電極とした。以下第1図により説明す
る。次に行なうキャパシタ絶縁膜の形成は以下の方法に
よった。
いてリソグラフィーとドライエツチング法を用いてバタ
ーニングし第一の電極とした。以下第1図により説明す
る。次に行なうキャパシタ絶縁膜の形成は以下の方法に
よった。
まず、NHs(アンモニアガス)を用いた熱窒化法によ
り第一の電極表面に熱窒化膜(実際には第一の電極表面
に存在する自然酸化膜により酸素を含有した窒化膜にな
る)を形成する。熱窒化の条件は、大気圧で900℃、
20分間とした。次にS i l1zCQz(ジクロロ
シラン)とN Haを原料ガスとする低圧に V D法
により厚さ5nmのSi、aN4膜を形成した。形成条
件は、770℃、Q 、 6 Torrとした。次に水
素燃焼方式によるH20雰囲気においてS jsNa表
面に厚さlnmのSi Ox膜を形成して、三層構造か
ら成る実質5nmのキャパシタ絶縁膜110とした。続
いて第二のmtiとなる多結晶5illlをSiH4を
用いた低圧CVD法により形成した。厚さは350nm
とした。さらに熱拡散法により多結晶51111に虜を
導入して活性化処理を行なった。以下、周知の手法によ
り層間絶縁膜としてリンガラス112の形成、AQ配線
113の形成を行なった。
り第一の電極表面に熱窒化膜(実際には第一の電極表面
に存在する自然酸化膜により酸素を含有した窒化膜にな
る)を形成する。熱窒化の条件は、大気圧で900℃、
20分間とした。次にS i l1zCQz(ジクロロ
シラン)とN Haを原料ガスとする低圧に V D法
により厚さ5nmのSi、aN4膜を形成した。形成条
件は、770℃、Q 、 6 Torrとした。次に水
素燃焼方式によるH20雰囲気においてS jsNa表
面に厚さlnmのSi Ox膜を形成して、三層構造か
ら成る実質5nmのキャパシタ絶縁膜110とした。続
いて第二のmtiとなる多結晶5illlをSiH4を
用いた低圧CVD法により形成した。厚さは350nm
とした。さらに熱拡散法により多結晶51111に虜を
導入して活性化処理を行なった。以下、周知の手法によ
り層間絶縁膜としてリンガラス112の形成、AQ配線
113の形成を行なった。
なお第3図から第5図に、Siと5iOzを混在して含
有する膜の形成条件依存性を示した。第3図は、堆積速
度の温度依存性と形成した膜の屈折率の関係を表わして
いる。温度の上昇に伴なって5iHiの分解が律速とな
って堆積速度は上昇するが、700℃を越えると一旦減
少する。しかし、800℃を越えるとN20の分解が律
速となって再び堆積速度は上昇する。屈折率からも明ら
かなように、800℃を堺にして低温側では5iric
h S i Ozが、高温側では5iOzに近い膜が形
成されている。第4図は、膜厚と堆積時間の関係を示し
ている。膜厚は、時間と共に直線的に増加しているが、
屈折率は2.5で安定するまで約15分程度要している
。この結果から、膜厚は時間で制御できることが明らか
である。第5図は、NZ○/SiH4比を変えた時の比
誘電率と屈折率の関係を示している。N20/5iHa
比が0.5を境にして小さい方ではSiとSiC2の共
存領域に、また、大きい方ではSing単層領域になっ
ていると推察される。すなわち、−数的に用いられる5
iOzの屈折率は約1.5で比誘電率は約4.0である
のに対してSiの屈折率は約3.7で比誘電率は約12
であり、NzO/S iHa比を小さくすることにより
屈折率、比誘電率共にSiとS i 02の中間領域に
シフトしている。
有する膜の形成条件依存性を示した。第3図は、堆積速
度の温度依存性と形成した膜の屈折率の関係を表わして
いる。温度の上昇に伴なって5iHiの分解が律速とな
って堆積速度は上昇するが、700℃を越えると一旦減
少する。しかし、800℃を越えるとN20の分解が律
速となって再び堆積速度は上昇する。屈折率からも明ら
かなように、800℃を堺にして低温側では5iric
h S i Ozが、高温側では5iOzに近い膜が形
成されている。第4図は、膜厚と堆積時間の関係を示し
ている。膜厚は、時間と共に直線的に増加しているが、
屈折率は2.5で安定するまで約15分程度要している
。この結果から、膜厚は時間で制御できることが明らか
である。第5図は、NZ○/SiH4比を変えた時の比
誘電率と屈折率の関係を示している。N20/5iHa
比が0.5を境にして小さい方ではSiとSiC2の共
存領域に、また、大きい方ではSing単層領域になっ
ていると推察される。すなわち、−数的に用いられる5
iOzの屈折率は約1.5で比誘電率は約4.0である
のに対してSiの屈折率は約3.7で比誘電率は約12
であり、NzO/S iHa比を小さくすることにより
屈折率、比誘電率共にSiとS i 02の中間領域に
シフトしている。
以上の結果は、N x OとSiH4の流量比を制御す
ることによりSjとSiC2が共存する膜を形成できる
ことを示しており、実際に共存していることはHF等を
用いたエツチングとSEM[FXにより明らかである。
ることによりSjとSiC2が共存する膜を形成できる
ことを示しており、実際に共存していることはHF等を
用いたエツチングとSEM[FXにより明らかである。
本実施例によれば、N 20とSiH4の流量比を制御
することによりSiとSiC2が共存する薄膜を形成で
き、その後、LSIプロセスにおいて一般的に用いられ
ているHF液に浸漬するだけの簡便な工程を経るだけで
容易にSi核を形成できる効果がある。また、本実施例
ではN20 とSiN+を用いたが、反応温度領域を選
択することによりN 20と5iHzCflzとの組み
合わせを用いることもできる。また5iH2cQxとN
I(δの流量比を制御してSi rich SiN
(Si含有量の多いSi窒化膜)を形成し、その後熱リ
ン酸でSiNだけをエツチングしてSi核を残すことも
可能である。これらの組み合わせにおいては、膜形成時
に反応に最適な温度領域を選択する必要があるが、基本
的に重要な事項は、Si含有量の多い膜を得るために原
料ガスの流量比を制御することにある。
することによりSiとSiC2が共存する薄膜を形成で
き、その後、LSIプロセスにおいて一般的に用いられ
ているHF液に浸漬するだけの簡便な工程を経るだけで
容易にSi核を形成できる効果がある。また、本実施例
ではN20 とSiN+を用いたが、反応温度領域を選
択することによりN 20と5iHzCflzとの組み
合わせを用いることもできる。また5iH2cQxとN
I(δの流量比を制御してSi rich SiN
(Si含有量の多いSi窒化膜)を形成し、その後熱リ
ン酸でSiNだけをエツチングしてSi核を残すことも
可能である。これらの組み合わせにおいては、膜形成時
に反応に最適な温度領域を選択する必要があるが、基本
的に重要な事項は、Si含有量の多い膜を得るために原
料ガスの流量比を制御することにある。
また、キャパシタ絶縁膜として用いた熱窒化膜/ S
i aNaFM/ S i Oxは極メチ段差被覆性に
優れており、さらに上部電極に用いた多結晶Siも同様
に段差被覆性が良好であるため、本実施例で述べた微細
凹凸を有する電極であってもキャパシタ絶縁膜の信頼性
を損なうことは全くなかった。
i aNaFM/ S i Oxは極メチ段差被覆性に
優れており、さらに上部電極に用いた多結晶Siも同様
に段差被覆性が良好であるため、本実施例で述べた微細
凹凸を有する電極であってもキャパシタ絶縁膜の信頼性
を損なうことは全くなかった。
本発明によれば1通常の気相成長法を用い原料ガスの流
量比を制御するだけでSiとSi化合物の共存した薄膜
を形成でき、且つ極めて簡便な湿式エツチング処理を施
すだけで表面に微細な凹凸を有するSi薄膜を実現でき
る。これをキャパシタの電極に用いることにより、従来
の微細凹凸のない場合に比べて2〜2.5倍電極面積を
拡大することが可能で、従って容量を増大させることが
できる効果がある。
量比を制御するだけでSiとSi化合物の共存した薄膜
を形成でき、且つ極めて簡便な湿式エツチング処理を施
すだけで表面に微細な凹凸を有するSi薄膜を実現でき
る。これをキャパシタの電極に用いることにより、従来
の微細凹凸のない場合に比べて2〜2.5倍電極面積を
拡大することが可能で、従って容量を増大させることが
できる効果がある。
第1図は、本発明の一実施例を示す断面図、第2図は本
発明のキャパシタ製造方法を示す図、第3図、第4図お
よび第5図はそれぞれ本発明の詳細な説明するための曲
線図である。 101−8i基板、102 ” S x Oz、105
・・・5iOz、106・・・5iOz、108・・
・多結晶Si。 109・・・Sj、110・・・キャパシタ絶縁膜、1
11・・・多結晶Sx。 代理人 弁理士 小川勝男:1.. +フ□第 1
図 /ρtS導赦 冨 2 図 v 3 圓 篤4 団 慕 5 図 12θ/、57/−/4力
発明のキャパシタ製造方法を示す図、第3図、第4図お
よび第5図はそれぞれ本発明の詳細な説明するための曲
線図である。 101−8i基板、102 ” S x Oz、105
・・・5iOz、106・・・5iOz、108・・
・多結晶Si。 109・・・Sj、110・・・キャパシタ絶縁膜、1
11・・・多結晶Sx。 代理人 弁理士 小川勝男:1.. +フ□第 1
図 /ρtS導赦 冨 2 図 v 3 圓 篤4 団 慕 5 図 12θ/、57/−/4力
Claims (1)
- 【特許請求の範囲】 1、下記の工程を含むことを特徴とするキャパシタの形
成方法、 (1)Siから成る第一の薄膜を形成する工程、(2)
Siと酸化SiあるいはSiと窒化Siが共存する第二
の薄膜を上記第一の薄膜上に形成し二層構造にする工程
。 (3)上記第二の薄膜中に含まれる酸化Siあるいは窒
化Siを選択的にエッチング除去し、残存したSiから
成る凹凸を形成する工程、 (3)上記第一の薄膜を含むSi膜中に不純物を導入し
、活性化する工程。 (5)上記、不純物を含有したSi膜に所望のパターン
を形成して第一の電極とする工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63010635A JPH01187847A (ja) | 1988-01-22 | 1988-01-22 | キヤパシタの形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63010635A JPH01187847A (ja) | 1988-01-22 | 1988-01-22 | キヤパシタの形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01187847A true JPH01187847A (ja) | 1989-07-27 |
Family
ID=11755667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63010635A Pending JPH01187847A (ja) | 1988-01-22 | 1988-01-22 | キヤパシタの形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01187847A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0436491A1 (en) * | 1990-01-03 | 1991-07-10 | Micron Technology, Inc. | Dram cell having a texturized polysilicon lower capacitor plate for increased capacitance |
JPH04320370A (ja) * | 1991-03-23 | 1992-11-11 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
US5244842A (en) * | 1991-12-17 | 1993-09-14 | Micron Technology, Inc. | Method of increasing capacitance by surface roughening in semiconductor wafer processing |
USRE35420E (en) * | 1991-02-11 | 1997-01-07 | Micron Technology, Inc. | Method of increasing capacitance by surface roughening in semiconductor wafer processing |
KR100305209B1 (ko) * | 1994-03-22 | 2001-11-22 | 박종섭 | 캐패시터 전하저장전극 제조방법 |
-
1988
- 1988-01-22 JP JP63010635A patent/JPH01187847A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0436491A1 (en) * | 1990-01-03 | 1991-07-10 | Micron Technology, Inc. | Dram cell having a texturized polysilicon lower capacitor plate for increased capacitance |
USRE35420E (en) * | 1991-02-11 | 1997-01-07 | Micron Technology, Inc. | Method of increasing capacitance by surface roughening in semiconductor wafer processing |
JPH04320370A (ja) * | 1991-03-23 | 1992-11-11 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
US5244842A (en) * | 1991-12-17 | 1993-09-14 | Micron Technology, Inc. | Method of increasing capacitance by surface roughening in semiconductor wafer processing |
US6074926A (en) * | 1991-12-17 | 2000-06-13 | Micron Technology, Inc. | Method of increasing capacitance by surface roughening in semiconductor wafer processing |
KR100305209B1 (ko) * | 1994-03-22 | 2001-11-22 | 박종섭 | 캐패시터 전하저장전극 제조방법 |
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