JPH09298278A - 容量素子及びその製造方法 - Google Patents
容量素子及びその製造方法Info
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- JPH09298278A JPH09298278A JP8113342A JP11334296A JPH09298278A JP H09298278 A JPH09298278 A JP H09298278A JP 8113342 A JP8113342 A JP 8113342A JP 11334296 A JP11334296 A JP 11334296A JP H09298278 A JPH09298278 A JP H09298278A
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Abstract
(57)【要約】 （修正有）
【課題】 下部電極における表面及び側面領域に、凹凸
を均一に形成し、大きな表面積の下部電極を備えた容量
素子及びその製造方法を提供することである。 【解決手段】 下部電極を複数のアモルファスシリコン
膜１４１，１４２，１４３によって積層することによっ
て形成する。複数のアモルファスシリコン膜の間に、結
晶化防止膜１５１，１５２を配置することによって、或
いは、複数のアモルファスシリコン膜の不純物濃度を下
方から順次高くすることによって、層間絶縁膜からの結
晶成長を防止し、下部電極上の半球状粒子による凹凸の
均一化が実現できる。
を均一に形成し、大きな表面積の下部電極を備えた容量
素子及びその製造方法を提供することである。 【解決手段】 下部電極を複数のアモルファスシリコン
膜１４１，１４２，１４３によって積層することによっ
て形成する。複数のアモルファスシリコン膜の間に、結
晶化防止膜１５１，１５２を配置することによって、或
いは、複数のアモルファスシリコン膜の不純物濃度を下
方から順次高くすることによって、層間絶縁膜からの結
晶成長を防止し、下部電極上の半球状粒子による凹凸の
均一化が実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に組み
込まれる容量素子及びその製造方法に関する。
込まれる容量素子及びその製造方法に関する。
【０００２】
【従来の技術】最近、この種の半導体装置等において
は、ダイナミックＲＡＭ（以下、ＤＲＡＭと略称する）
に見られるように、更に高い集積度が要求されている。
この要求に応えるために、ＤＲＡＭ中の各メモリセルに
必要な面積も極めて縮小されている。例えば、１ＭＤＲ
ＡＭ或いは４ＭＤＲＡＭでは、最小設計幅が０．８μｍ
となるような設計ルールが採用されており、更に、１６
ＭＤＲＡＭでは、最小設計幅が０．６μｍとなるような
設計ルールが採用されている。
は、ダイナミックＲＡＭ（以下、ＤＲＡＭと略称する）
に見られるように、更に高い集積度が要求されている。
この要求に応えるために、ＤＲＡＭ中の各メモリセルに
必要な面積も極めて縮小されている。例えば、１ＭＤＲ
ＡＭ或いは４ＭＤＲＡＭでは、最小設計幅が０．８μｍ
となるような設計ルールが採用されており、更に、１６
ＭＤＲＡＭでは、最小設計幅が０．６μｍとなるような
設計ルールが採用されている。
【０００３】このように、記憶容量は増大しつつある反
面、生産効率を上げ、コストを下げるためには半導体チ
ップのサイズを大きくすることはできない。このため、
情報を記憶するメモリセルの面積をいかに小さく作るか
が、この種の半導体装置に課せられた重要なテーマであ
る。
面、生産効率を上げ、コストを下げるためには半導体チ
ップのサイズを大きくすることはできない。このため、
情報を記憶するメモリセルの面積をいかに小さく作るか
が、この種の半導体装置に課せられた重要なテーマであ
る。
【０００４】このように、メモリセルの面積が縮小する
と、メモリセルに蓄積される電荷の量も極めて小さくな
ってしまうため、メモリセルの高集積化と共に、メモリ
セルとして必要な電荷量を確保することが困難な状況に
なってきている。
と、メモリセルに蓄積される電荷の量も極めて小さくな
ってしまうため、メモリセルの高集積化と共に、メモリ
セルとして必要な電荷量を確保することが困難な状況に
なってきている。
【０００５】このような状況の下に、トレンチ型或いは
積層型のキャパシタを備えたメモリセルが提案され、実
用化されている。
積層型のキャパシタを備えたメモリセルが提案され、実
用化されている。
【０００６】このうち、積層型のキャパシタを有するメ
モリセル構造は、トレンチ型のキャパシタを備えたもの
に比較して、ソフトエラー耐性において高く、また、シ
リコン基板に損傷を与えないと言う利点を有しているた
め、次世代におけるメモリセル構造として期待されてい
る。
モリセル構造は、トレンチ型のキャパシタを備えたもの
に比較して、ソフトエラー耐性において高く、また、シ
リコン基板に損傷を与えないと言う利点を有しているた
め、次世代におけるメモリセル構造として期待されてい
る。
【０００７】上記した積層型キャパシタとして、ＨＳＧ
（ｈｅｍｉ−ｓｐｈｅｒｉｃａｌ−ｇｒａｉｎ）技術、
即ち、半球状粒子技術を用いた積層型キャパシタが提案
されている（例えば、特開平５−１１００２３号公
報）。提案された積層型キャパシタは、下部電極、容量
絶縁膜、及び上部電極によって構成されており、下部電
極は、層間絶縁膜に設けられたコンタクトホールを介し
て、半導体基板内に形成されたＭＯＳＦＥＴと電気的に
接続されている。
（ｈｅｍｉ−ｓｐｈｅｒｉｃａｌ−ｇｒａｉｎ）技術、
即ち、半球状粒子技術を用いた積層型キャパシタが提案
されている（例えば、特開平５−１１００２３号公
報）。提案された積層型キャパシタは、下部電極、容量
絶縁膜、及び上部電極によって構成されており、下部電
極は、層間絶縁膜に設けられたコンタクトホールを介し
て、半導体基板内に形成されたＭＯＳＦＥＴと電気的に
接続されている。
【０００８】ここで、ＨＳＧ技術は、キャパシタの下部
電極として動作する蓄積電極の表面に半球状の粒子を多
数形成することにより、実質的に、蓄積電極の表面積を
拡大し、これによって、大きな容量を実現しようとする
ものである。
電極として動作する蓄積電極の表面に半球状の粒子を多
数形成することにより、実質的に、蓄積電極の表面積を
拡大し、これによって、大きな容量を実現しようとする
ものである。
【０００９】上記した半球状粒子を備えた下部電極を形
成するために、従来種々の形成方法が提案されている。
例えば、特開平５−１１００２３号公報では、まず、隙
間のないポリシリコン膜或いはアモルファスシリコン膜
をＬＰＣＶＤ法により、下部電極の下層膜を形成し、次
に、この下層膜上に自然酸化膜を形成すると共に、この
自然酸化膜上にＬＰＣＶＤ法によりアモルファスシリコ
ン膜を下部電極の上層膜として形成した後、上層膜とし
てのアモルファスシリコン膜を熱処理し、上層膜表面に
凹凸を有する粗面ポリシリコン膜を形成する方法が提案
されている。
成するために、従来種々の形成方法が提案されている。
例えば、特開平５−１１００２３号公報では、まず、隙
間のないポリシリコン膜或いはアモルファスシリコン膜
をＬＰＣＶＤ法により、下部電極の下層膜を形成し、次
に、この下層膜上に自然酸化膜を形成すると共に、この
自然酸化膜上にＬＰＣＶＤ法によりアモルファスシリコ
ン膜を下部電極の上層膜として形成した後、上層膜とし
てのアモルファスシリコン膜を熱処理し、上層膜表面に
凹凸を有する粗面ポリシリコン膜を形成する方法が提案
されている。
【００１０】この方法では、上層膜としてのアモルファ
スシリコン膜を熱処理した場合、アモルファスシリコン
膜にマイグレーションが生じ、結晶粒を形成され、この
結果、凹凸を有する粗面ポリシリコン膜が製作できる。
また、この方法では、下層膜の結晶性の影響が、上層膜
としての粗面ポリシリコン膜に及ぶのを自然酸化膜によ
って防止できるため、上層膜を充分に粗面化できると言
う利点がある。
スシリコン膜を熱処理した場合、アモルファスシリコン
膜にマイグレーションが生じ、結晶粒を形成され、この
結果、凹凸を有する粗面ポリシリコン膜が製作できる。
また、この方法では、下層膜の結晶性の影響が、上層膜
としての粗面ポリシリコン膜に及ぶのを自然酸化膜によ
って防止できるため、上層膜を充分に粗面化できると言
う利点がある。
【００１１】一方、特開平７−１４７９７号公報には、
ドーピングされるドーパントを面の粗いポリシリコン層
の下方から、熱処理によって上方へ移動させる高温ドー
パント移動法を用いた場合に生じるドーパント不良領域
の発生を防止するために、多結晶シリコン層上に、二酸
化シリコン層を形成しておき、当該二酸化シリコン層上
に、シリコン層をドーピングガス等に晒すことによっ
て、表面に凹凸のあるポリシリコン層を形成する方法が
開示されている。
ドーピングされるドーパントを面の粗いポリシリコン層
の下方から、熱処理によって上方へ移動させる高温ドー
パント移動法を用いた場合に生じるドーパント不良領域
の発生を防止するために、多結晶シリコン層上に、二酸
化シリコン層を形成しておき、当該二酸化シリコン層上
に、シリコン層をドーピングガス等に晒すことによっ
て、表面に凹凸のあるポリシリコン層を形成する方法が
開示されている。
【００１２】
【発明が解決しようとする課題】ここで、キャパシタの
容量を大きくするためには、単に、下部電極の表面上の
凹凸だけでなく、パターニングした場合に現れる側面に
おける凹凸をも大きくする必要がある。しかしながら、
上記した特開平５−１１００２３号公報及び特開平７−
１４７９７号公報のいずれにおいても、下部電極の表面
の凹凸を大きくすることについてのみ考慮されており、
下部電極の側面部分に凹凸を形成することについては、
全く考慮されていない。したがって、上記公報の方法を
実際にＭＯＳＦＥＴ等上に容量素子を実装するために適
用した場合、充分な容量が得られない。更に、これら両
公報では、半導体基板内に形成されたＭＯＳＦＥＴ等と
の接続の際、層間絶縁膜と下部電極との界面において生
じる現象については、全く触れられていない。
容量を大きくするためには、単に、下部電極の表面上の
凹凸だけでなく、パターニングした場合に現れる側面に
おける凹凸をも大きくする必要がある。しかしながら、
上記した特開平５−１１００２３号公報及び特開平７−
１４７９７号公報のいずれにおいても、下部電極の表面
の凹凸を大きくすることについてのみ考慮されており、
下部電極の側面部分に凹凸を形成することについては、
全く考慮されていない。したがって、上記公報の方法を
実際にＭＯＳＦＥＴ等上に容量素子を実装するために適
用した場合、充分な容量が得られない。更に、これら両
公報では、半導体基板内に形成されたＭＯＳＦＥＴ等と
の接続の際、層間絶縁膜と下部電極との界面において生
じる現象については、全く触れられていない。
【００１３】また、特開平５−３０４，２７３号公報に
は、核付法と呼ばれるＨＳＧ技術を用いて、下部電極側
面にも、凹凸を設け得ることが示唆されている。この核
付法では、アモルファスシリコン膜の表面及び側面にお
けるシリコン原子をマイグレートすることにより、凹凸
を形成している。
は、核付法と呼ばれるＨＳＧ技術を用いて、下部電極側
面にも、凹凸を設け得ることが示唆されている。この核
付法では、アモルファスシリコン膜の表面及び側面にお
けるシリコン原子をマイグレートすることにより、凹凸
を形成している。
【００１４】しかし、この核付法によって下部電極を形
成した場合、下部電極を形成する膜と、層間絶縁膜との
界面から膜の結晶化が始まり、表面及び側面を形成する
シリコン原子が充分にマイグレートする前に、結晶化が
表面及び側面に到達してしまい、固まるという現象が見
られた。この結晶化が表面及び側面に送達してしまう
と、それ以後、シリコン原子はマイグレートすることが
できなくなり、表面及び側面に凹凸が形成されなくなっ
てしまう。このため、下部電極全体に亘って完全に凹凸
を形成することができず、約１０〜２０％の不良領域の
発生は避けることができなかった。
成した場合、下部電極を形成する膜と、層間絶縁膜との
界面から膜の結晶化が始まり、表面及び側面を形成する
シリコン原子が充分にマイグレートする前に、結晶化が
表面及び側面に到達してしまい、固まるという現象が見
られた。この結晶化が表面及び側面に送達してしまう
と、それ以後、シリコン原子はマイグレートすることが
できなくなり、表面及び側面に凹凸が形成されなくなっ
てしまう。このため、下部電極全体に亘って完全に凹凸
を形成することができず、約１０〜２０％の不良領域の
発生は避けることができなかった。
【００１５】本発明の目的は、下部電極の表面及び側面
上に、一様な凹凸を有し、この結果、大きい容量値を示
す容量素子を提供することである。
上に、一様な凹凸を有し、この結果、大きい容量値を示
す容量素子を提供することである。
【００１６】本発明の他の目的は、層間絶縁膜と接触す
る形で形成され、且つ、層間絶縁膜との界面からの結晶
化の影響を受けない容量素子を提供することである。
る形で形成され、且つ、層間絶縁膜との界面からの結晶
化の影響を受けない容量素子を提供することである。
【００１７】本発明の更に他の目的は、下部電極の表面
及び側面に一様な凹凸を形成でき、容量値の大きな容量
素子を製造する製造方法を提供することである。
及び側面に一様な凹凸を形成でき、容量値の大きな容量
素子を製造する製造方法を提供することである。
【００１８】本発明の他の目的は、層間絶縁膜と下部電
極との間の界面から発生する結晶化の現象を抑制できる
容量素子の製造方法を提供することである。
極との間の界面から発生する結晶化の現象を抑制できる
容量素子の製造方法を提供することである。
【００１９】
【課題を解決するための手段】本発明の一形態によれ
ば、表面領域に連続した側面領域とを備えた下部電極を
有する容量素子において、前記下部電極は、第１のシリ
コン膜と、第１のシリコン膜上に形成された結晶化防止
層、及び、前記結晶化防止層上に形成された第２のシリ
コン膜とを備え、前記下部電極は、前記表面領域の表層
だけでなく前記側面領域の表層にも半球状粒子による凹
凸を有している容量素子が得られる。
ば、表面領域に連続した側面領域とを備えた下部電極を
有する容量素子において、前記下部電極は、第１のシリ
コン膜と、第１のシリコン膜上に形成された結晶化防止
層、及び、前記結晶化防止層上に形成された第２のシリ
コン膜とを備え、前記下部電極は、前記表面領域の表層
だけでなく前記側面領域の表層にも半球状粒子による凹
凸を有している容量素子が得られる。
【００２０】本発明の他の形態によれば、表面領域を備
えた下部電極を有し、他の半導体素子と接続して使用さ
れる容量素子において、前記下部電極は、前記半導体素
子に隣接した下方領域から前記表面領域まで、前記下部
領域におい低く、前記表面領域において高くなるような
不純物濃度勾配を有し、前記表面領域の表層には、半球
状粒子による凹凸が形成されている容量素子が得られ
る。
えた下部電極を有し、他の半導体素子と接続して使用さ
れる容量素子において、前記下部電極は、前記半導体素
子に隣接した下方領域から前記表面領域まで、前記下部
領域におい低く、前記表面領域において高くなるような
不純物濃度勾配を有し、前記表面領域の表層には、半球
状粒子による凹凸が形成されている容量素子が得られ
る。
【００２１】本発明の更に他の形態によれば、層間絶縁
膜と界面を形成する下部電極を備えた容量素子を製造す
る方法において、不純物を含有する第１のアモルファス
シリコン層を形成する工程と、該第１のアモルファスシ
リコン層上に、当該アモルファスシリコン層より薄い結
晶化防止膜を形成する工程と、前記結晶化防止膜上に、
不純物を含有した第２のアモルファスシリコン層を形成
する工程と、第１及び第２のアモルファスシリコン層
と、結晶化防止膜とをパターニングして、所定形状の部
材を形成する工程と、前記部材を熱処理して、前記部材
の表層部分に、半球状粒子による凹凸を形成する工程と
を有し、前記結晶化防止膜は、前記層間絶縁膜と下部電
極との間の界面からの結晶化をよって防止する容量素子
の製造方法が得られる。
膜と界面を形成する下部電極を備えた容量素子を製造す
る方法において、不純物を含有する第１のアモルファス
シリコン層を形成する工程と、該第１のアモルファスシ
リコン層上に、当該アモルファスシリコン層より薄い結
晶化防止膜を形成する工程と、前記結晶化防止膜上に、
不純物を含有した第２のアモルファスシリコン層を形成
する工程と、第１及び第２のアモルファスシリコン層
と、結晶化防止膜とをパターニングして、所定形状の部
材を形成する工程と、前記部材を熱処理して、前記部材
の表層部分に、半球状粒子による凹凸を形成する工程と
を有し、前記結晶化防止膜は、前記層間絶縁膜と下部電
極との間の界面からの結晶化をよって防止する容量素子
の製造方法が得られる。
【００２２】本発明のもう一つの形態によれば、層間絶
縁膜と界面を形成する下部電極を有する容量素子を製造
する方法において、第１のアモルファスシリコン層を形
成する工程と、該第１のアモルファスシリコン層上に、
前記第１のアモルファスシリコン層に比較して、不純物
濃度の高い第２のアモルファスシリコン層を形成する工
程とを備え、前記第１のアモルファスシリコン層は、前
記界面からの結晶化が生じないような不純物濃度を有し
ている容量素子の製造方法が得られる。
縁膜と界面を形成する下部電極を有する容量素子を製造
する方法において、第１のアモルファスシリコン層を形
成する工程と、該第１のアモルファスシリコン層上に、
前記第１のアモルファスシリコン層に比較して、不純物
濃度の高い第２のアモルファスシリコン層を形成する工
程とを備え、前記第１のアモルファスシリコン層は、前
記界面からの結晶化が生じないような不純物濃度を有し
ている容量素子の製造方法が得られる。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明を説
明する。
明する。
【００２４】図１乃至図７を参照して、本発明の第１の
実施の形態に係る容量素子の製造方法を工程順に説明す
る。
実施の形態に係る容量素子の製造方法を工程順に説明す
る。
【００２５】まず、図１に示すように、ｎ型シリコン基
板１０が用意され、シリコン基板１０内には、不純物を
拡散した拡散領域３０やＭＯＳＦＥＴ等の容量素子以外
の半導体素子（図示せず）が形成され、これらが電気的
に接続されているものとする。図示されたシリコン基板
１０には、ＬＯＣＯＳ技術を使用して、３００ｎｍの厚
さを有するシリコン酸化膜１１が選択的に素子分離領域
として形成されている。このため、図１に示すように、
シリコン基板１０が所定の位置、例えば、素子領域にお
いて部分的に露出している。
板１０が用意され、シリコン基板１０内には、不純物を
拡散した拡散領域３０やＭＯＳＦＥＴ等の容量素子以外
の半導体素子（図示せず）が形成され、これらが電気的
に接続されているものとする。図示されたシリコン基板
１０には、ＬＯＣＯＳ技術を使用して、３００ｎｍの厚
さを有するシリコン酸化膜１１が選択的に素子分離領域
として形成されている。このため、図１に示すように、
シリコン基板１０が所定の位置、例えば、素子領域にお
いて部分的に露出している。
【００２６】次に、図２に示すように、シリコン基板１
０及びシリコン酸化膜１１上には、シリコン酸化膜又は
ＢＰＳＧによって形成された厚さ６００ｎｍの層間絶縁
膜１２が常圧ＣＶＤにより蒸着されている。層間絶縁膜
１２の蒸着後、図３に示すように、層間絶縁膜１２は所
定位置においてドライ或いはウェットエッチングにより
エッチングされ、コンタクトホールが開口される。図示
された例の場合、コンタクトホールはシリコン基板１０
の露出した位置に形成されており、その開口径は４００
ｎｍ、底面径は２００ｎｍである。
０及びシリコン酸化膜１１上には、シリコン酸化膜又は
ＢＰＳＧによって形成された厚さ６００ｎｍの層間絶縁
膜１２が常圧ＣＶＤにより蒸着されている。層間絶縁膜
１２の蒸着後、図３に示すように、層間絶縁膜１２は所
定位置においてドライ或いはウェットエッチングにより
エッチングされ、コンタクトホールが開口される。図示
された例の場合、コンタクトホールはシリコン基板１０
の露出した位置に形成されており、その開口径は４００
ｎｍ、底面径は２００ｎｍである。
【００２７】図４において、コンタクトホールの形成
後、シリコン基板１０は、シリコン酸化膜１１、及び、
コンタクトホールを有する層間絶縁膜１２を形成された
状態で、ＣＶＤを行う反応炉内に導かれ、反応炉内で
は、容量素子の下部電極を形成するための処理が行われ
る。図示された例では、第１、第２、及び第３のアモル
ファスシリコン膜１４１、１４２、及び１４３が層間絶
縁膜１２側から順に、蒸着形成されると共に、第１及び
第２のアモルファスシリコン膜１４１及び１４２との
間、及び第２及び第３のアモルファスシリコン膜１４２
及び１４３との間には、それぞれ第１及び第２のシリコ
ン酸化膜１５１及び１５２が形成されている。
後、シリコン基板１０は、シリコン酸化膜１１、及び、
コンタクトホールを有する層間絶縁膜１２を形成された
状態で、ＣＶＤを行う反応炉内に導かれ、反応炉内で
は、容量素子の下部電極を形成するための処理が行われ
る。図示された例では、第１、第２、及び第３のアモル
ファスシリコン膜１４１、１４２、及び１４３が層間絶
縁膜１２側から順に、蒸着形成されると共に、第１及び
第２のアモルファスシリコン膜１４１及び１４２との
間、及び第２及び第３のアモルファスシリコン膜１４２
及び１４３との間には、それぞれ第１及び第２のシリコ
ン酸化膜１５１及び１５２が形成されている。
【００２８】ここで、第１乃至第３のアモルファスシリ
コン膜１４１、１４２、１４３はそれぞれリンドープさ
れたアモルファスシリコン膜である。
コン膜１４１、１４２、１４３はそれぞれリンドープさ
れたアモルファスシリコン膜である。
【００２９】まず、第１のアモルファスシリコン膜１４
１は、シリコン基板１０の温度５３０℃、反応炉内の圧
力１．０Ｔｏｒｒ、ＳｉＨ４の流量１０００ｃｃ／ｍｉ
ｎ、ＰＨ3 の流量０．５ｃｃ／ｍｉｎの成膜条件下で、
約１時間成膜することにより、形成された。この結果、
成膜された第１のアモルファスシリコン膜１４１には、
約２ｘ１０20ａｔｏｍｓ／ｃｍ3 のリンをドープしたリ
ンドープのアモルファスシリコン膜であり、その厚さは
１５０ｎｍであった。
１は、シリコン基板１０の温度５３０℃、反応炉内の圧
力１．０Ｔｏｒｒ、ＳｉＨ４の流量１０００ｃｃ／ｍｉ
ｎ、ＰＨ3 の流量０．５ｃｃ／ｍｉｎの成膜条件下で、
約１時間成膜することにより、形成された。この結果、
成膜された第１のアモルファスシリコン膜１４１には、
約２ｘ１０20ａｔｏｍｓ／ｃｍ3 のリンをドープしたリ
ンドープのアモルファスシリコン膜であり、その厚さは
１５０ｎｍであった。
【００３０】第１のアモルファスシリコン膜１４１の成
膜後、成膜ガスであるＳｉＨ４及びＰＨ3 の供給を停止
し、排気した後、１％の酸素を含む窒素ガスを１０００
ｃｃ／ｍｉｎの流量で、５分間、反応炉内に導入する。
この結果、第１のアモルファスシリコン膜１４１上に
は、１〜２ｎｍの厚さを有する第１のシリコン酸化膜１
５１が形成された。
膜後、成膜ガスであるＳｉＨ４及びＰＨ3 の供給を停止
し、排気した後、１％の酸素を含む窒素ガスを１０００
ｃｃ／ｍｉｎの流量で、５分間、反応炉内に導入する。
この結果、第１のアモルファスシリコン膜１４１上に
は、１〜２ｎｍの厚さを有する第１のシリコン酸化膜１
５１が形成された。
【００３１】続いて、第１のアモルファスシリコン膜１
４１の成膜時と同じ条件の下に、第２のアモルファスシ
リコン膜１４２を成膜する。このようにして、成膜され
た第２のアモルファスシリコン膜１４２は、第１のアモ
ルファスシリコン膜１４１と同様に、リンドープのアモ
ルファスシリコン膜である。
４１の成膜時と同じ条件の下に、第２のアモルファスシ
リコン膜１４２を成膜する。このようにして、成膜され
た第２のアモルファスシリコン膜１４２は、第１のアモ
ルファスシリコン膜１４１と同様に、リンドープのアモ
ルファスシリコン膜である。
【００３２】次に、再度、反応炉を排気した後、第１の
シリコン酸化膜１５１の場合と同様に、１％の酸素を含
む窒素ガスを１０００ｃｃ／ｍｉｎの流量で、５分間、
導入して、厚さ１〜２ｎｍの第２のシリコン酸化膜１５
２を成膜する。第２のシリコン酸化膜１５２の成膜後、
第３のアモルファスシリコン膜１４３を第１及び第２の
アモルファスシリコン膜１４１、１４２と同様な雰囲気
で約２時間成膜することによって厚さが約３００ｎｍに
なり、図４に示された多層構造を得ることができる。第
３のアモルファスシリコン膜１４３にも、リンがドープ
されていることは、第１及び第２のアモルファスシリコ
ン膜１４１、１４２と同様である。
シリコン酸化膜１５１の場合と同様に、１％の酸素を含
む窒素ガスを１０００ｃｃ／ｍｉｎの流量で、５分間、
導入して、厚さ１〜２ｎｍの第２のシリコン酸化膜１５
２を成膜する。第２のシリコン酸化膜１５２の成膜後、
第３のアモルファスシリコン膜１４３を第１及び第２の
アモルファスシリコン膜１４１、１４２と同様な雰囲気
で約２時間成膜することによって厚さが約３００ｎｍに
なり、図４に示された多層構造を得ることができる。第
３のアモルファスシリコン膜１４３にも、リンがドープ
されていることは、第１及び第２のアモルファスシリコ
ン膜１４１、１４２と同様である。
【００３３】以上の説明では、シリコン酸化膜１５１、
１５２を同一チャンバ内で成膜する例を示したが、第１
または第２のアモルファスシリコン膜１４１、１４２を
成膜後、一旦、シリコン基板１０をチャンバから取り出
して、大気に晒すことで自然酸化膜をつけてもよい。
１５２を同一チャンバ内で成膜する例を示したが、第１
または第２のアモルファスシリコン膜１４１、１４２を
成膜後、一旦、シリコン基板１０をチャンバから取り出
して、大気に晒すことで自然酸化膜をつけてもよい。
【００３４】ここで、第１のアモルファスシリコン膜１
４１は、層間絶縁膜１２と界面を形成しており、熱処理
を受けると、層間絶縁膜１２上の結晶核から結晶が成長
することが確認された。しかしながら、層間絶縁膜１２
上の結晶核から成長した結晶は、第１のシリコン酸化膜
１５１に達すると、それ以後、結晶は成長しないことが
判った。したがって、図４に示された多層構造の内、第
１及び第２のシリコン酸化膜１５１、１５２は結晶化防
止膜として働く。尚、図示された例では、第１及び第２
のシリコン酸化膜１５１、１５２のように、２層の結晶
化防止膜を設けた場合を上げたが、結晶化防止膜は一層
でも良く、この場合には、アモルファスシリコン膜は２
層になることは言うまでもない。
４１は、層間絶縁膜１２と界面を形成しており、熱処理
を受けると、層間絶縁膜１２上の結晶核から結晶が成長
することが確認された。しかしながら、層間絶縁膜１２
上の結晶核から成長した結晶は、第１のシリコン酸化膜
１５１に達すると、それ以後、結晶は成長しないことが
判った。したがって、図４に示された多層構造の内、第
１及び第２のシリコン酸化膜１５１、１５２は結晶化防
止膜として働く。尚、図示された例では、第１及び第２
のシリコン酸化膜１５１、１５２のように、２層の結晶
化防止膜を設けた場合を上げたが、結晶化防止膜は一層
でも良く、この場合には、アモルファスシリコン膜は２
層になることは言うまでもない。
【００３５】図４に示すように、第３のアモルファスシ
リコン膜１４３が形成されると、図示され多層構造体
は、図５に示されるように、エッチングによりパターニ
ングされて、第１乃至第３のアモルファスシリコン膜１
４１〜１４３及び第１、第２のシリコン酸化膜１５１及
び１５２の積層体がえられる。このようにパターニング
された積層体は、単に、表面領域だけでなく側面領域を
も露出した状態にある。パターニングされた状態では、
積層体の表面領域及び側面領域に、薄い自然酸化膜が形
成された状態になり、この自然酸化膜は、積層体上に半
球状粒子を形成する工程（以下、ＨＳＧ工程と呼ぶ）の
際に、半球状粒子の形成に必要なシリコン原子のマイグ
レーションの妨げとなる。
リコン膜１４３が形成されると、図示され多層構造体
は、図５に示されるように、エッチングによりパターニ
ングされて、第１乃至第３のアモルファスシリコン膜１
４１〜１４３及び第１、第２のシリコン酸化膜１５１及
び１５２の積層体がえられる。このようにパターニング
された積層体は、単に、表面領域だけでなく側面領域を
も露出した状態にある。パターニングされた状態では、
積層体の表面領域及び側面領域に、薄い自然酸化膜が形
成された状態になり、この自然酸化膜は、積層体上に半
球状粒子を形成する工程（以下、ＨＳＧ工程と呼ぶ）の
際に、半球状粒子の形成に必要なシリコン原子のマイグ
レーションの妨げとなる。
【００３６】このため、積層体の表面及び側面領域の自
然酸化膜は希弗酸等により、除去され、この自然酸化膜
の除去後、ＨＳＧ工程が反応室内で行われる。この場
合、積層体に核を形成するために、まず、５６０℃の温
度、０．６ｍＴｏｒｒの圧力に保たれた反応室内で、積
層体に対してＳｉＨ４が約２０ｃｃ／ｍｉｎ照射され
る。これによって、積層体の表面及び側面領域に核が形
成されると、１ｘ１０-6Ｔｏｒｒまで排気された後、同
じ５６０℃の温度で、４０分間、熱処理された。この結
果、図６に示すように、積層体の表面領域だけでなく側
面領域にも半球状粒子（ＨＳＧ）が形成された。
然酸化膜は希弗酸等により、除去され、この自然酸化膜
の除去後、ＨＳＧ工程が反応室内で行われる。この場
合、積層体に核を形成するために、まず、５６０℃の温
度、０．６ｍＴｏｒｒの圧力に保たれた反応室内で、積
層体に対してＳｉＨ４が約２０ｃｃ／ｍｉｎ照射され
る。これによって、積層体の表面及び側面領域に核が形
成されると、１ｘ１０-6Ｔｏｒｒまで排気された後、同
じ５６０℃の温度で、４０分間、熱処理された。この結
果、図６に示すように、積層体の表面領域だけでなく側
面領域にも半球状粒子（ＨＳＧ）が形成された。
【００３７】また、半球状粒子の分布は、層間絶縁膜１
２との界面に生じる結晶核からの結晶成長を第１及び第
２のシリコン膜１５１、１５２によって抑制できるた
め、積層体の表面及び側面領域において極めて均一であ
った。したがって、ＨＳＧを形成した積層体は、容量素
子の下部電極として使用でき、且つ、この下部電極はＨ
ＳＧによる凹凸を形成しない場合に比較して、約１．８
倍以上、好ましくは、２倍以上の表面積を有していた。
２との界面に生じる結晶核からの結晶成長を第１及び第
２のシリコン膜１５１、１５２によって抑制できるた
め、積層体の表面及び側面領域において極めて均一であ
った。したがって、ＨＳＧを形成した積層体は、容量素
子の下部電極として使用でき、且つ、この下部電極はＨ
ＳＧによる凹凸を形成しない場合に比較して、約１．８
倍以上、好ましくは、２倍以上の表面積を有していた。
【００３８】以後、図７に示すように、ＬＰＣＶＤ、即
ち、減圧ＣＶＤ技術により、６５０℃、０．７Ｔｏｒｒ
の条件の下に、ＳｉＨ2 Ｃｌ2 を４０ｃｃ／ｍｉｎの流
量で導入すると共に、ＮＨ3 を１２０ｃｃ／ｍｉｎで２
０分間導入することにより、厚さ７ｎｍのシリコン窒化
膜を容量素子の容量絶縁膜２４として下部電極上に成膜
した。続いて、容量素子の上部電極として、２００ｎｍ
の厚さを有するリンドープのシリコン膜２５を形成し、
容量素子を完成した。上部電極を形成するシリコン膜２
５としては、アモルファスシリコン膜でもよいし、或い
は、ポリシリコン膜でも良い。
ち、減圧ＣＶＤ技術により、６５０℃、０．７Ｔｏｒｒ
の条件の下に、ＳｉＨ2 Ｃｌ2 を４０ｃｃ／ｍｉｎの流
量で導入すると共に、ＮＨ3 を１２０ｃｃ／ｍｉｎで２
０分間導入することにより、厚さ７ｎｍのシリコン窒化
膜を容量素子の容量絶縁膜２４として下部電極上に成膜
した。続いて、容量素子の上部電極として、２００ｎｍ
の厚さを有するリンドープのシリコン膜２５を形成し、
容量素子を完成した。上部電極を形成するシリコン膜２
５としては、アモルファスシリコン膜でもよいし、或い
は、ポリシリコン膜でも良い。
【００３９】図８及び図９を参照して、本発明の他の実
施の形態に係る容量素子の製造方法を説明する。この実
施の形態における容量素子の製造方法は、シリコン基板
１０上に、シリコン酸化膜１１及び層間絶縁膜１２を形
成する工程、コンタクトホールを層間絶縁膜１２に形成
する工程、及び、ＨＳＧ工程以後の工程において、図１
乃至図３、並びに、図６及び図７と同様であり、図４及
び図５に示された容量素子の下部電極を形成する工程の
みが異なっているから、図８及び図９においては、容量
素子の下部電極を形成する工程についてのみ説明する。
施の形態に係る容量素子の製造方法を説明する。この実
施の形態における容量素子の製造方法は、シリコン基板
１０上に、シリコン酸化膜１１及び層間絶縁膜１２を形
成する工程、コンタクトホールを層間絶縁膜１２に形成
する工程、及び、ＨＳＧ工程以後の工程において、図１
乃至図３、並びに、図６及び図７と同様であり、図４及
び図５に示された容量素子の下部電極を形成する工程の
みが異なっているから、図８及び図９においては、容量
素子の下部電極を形成する工程についてのみ説明する。
【００４０】図８では、層間絶縁膜１２及びコンタクト
ホール上に、まず、不純物をドープしていないか、或い
は、不純物濃度の低い第１のアモルファスシリコン膜３
１が形成されており、当該第１のアモルファスシリコン
膜３１上に、不純物濃度の高い第２のアモルファスシリ
コン膜３２が形成されている。
ホール上に、まず、不純物をドープしていないか、或い
は、不純物濃度の低い第１のアモルファスシリコン膜３
１が形成されており、当該第１のアモルファスシリコン
膜３１上に、不純物濃度の高い第２のアモルファスシリ
コン膜３２が形成されている。
【００４１】図示された例の場合、第１のアモルファス
シリコン膜３１は、成膜の開始時、シリコン基板１０を
５３０℃にすると共に、反応室内を１．０ Ｔｏｒｒに
保ち、１０００ｃｃ／ｍｉｎの流量でＳｉＨ４を流し、
この状態を約２０分保持した。この結果、約３０〜５０
ｎｍの厚さを有する第１のアモルファスシリコン膜３１
が形成された。この例では、不純物を含んでいないノン
ドープのアモルファスシリコン膜が第１のアモルファス
シリコン膜３１として形成された。
シリコン膜３１は、成膜の開始時、シリコン基板１０を
５３０℃にすると共に、反応室内を１．０ Ｔｏｒｒに
保ち、１０００ｃｃ／ｍｉｎの流量でＳｉＨ４を流し、
この状態を約２０分保持した。この結果、約３０〜５０
ｎｍの厚さを有する第１のアモルファスシリコン膜３１
が形成された。この例では、不純物を含んでいないノン
ドープのアモルファスシリコン膜が第１のアモルファス
シリコン膜３１として形成された。
【００４２】一方、ＳｉＨ４の導入と同時に、０．２ｃ
ｃ／ｍｉｎの流量でＰＨ3 を流すと、７ｘ１０19 atom/
cm3 以下の極めて低いリンを不純物として含むアモルフ
ァスシリコン膜が第１のアモルファスシリコン膜３１と
して形成された。このことは、第１のアモルファスシリ
コン膜３１の形成の場合における不純物としてのリンの
流量は０〜０．２ｃｃ／ｍｉｎの範囲に調節されてい
る。
ｃ／ｍｉｎの流量でＰＨ3 を流すと、７ｘ１０19 atom/
cm3 以下の極めて低いリンを不純物として含むアモルフ
ァスシリコン膜が第１のアモルファスシリコン膜３１と
して形成された。このことは、第１のアモルファスシリ
コン膜３１の形成の場合における不純物としてのリンの
流量は０〜０．２ｃｃ／ｍｉｎの範囲に調節されてい
る。
【００４３】第１のアモルファスシリコン膜３１の形成
に引き続いて、第１のアモルファスシリコン膜３１より
不純物濃度の高い第２のアモルファスシリコン膜３２を
形成した。この例では、ＳｉＨ４の導入の際、ＰＨ3 を
０．５ｃｃ／ｍｉｎの流量で導入することにより、２ｘ
１０20 atom/cm3 のリン濃度を有するアモルファスシリ
コン膜を第２のアモルファスシリコン膜３２として、５
５０ｎｍだけ堆積させた。
に引き続いて、第１のアモルファスシリコン膜３１より
不純物濃度の高い第２のアモルファスシリコン膜３２を
形成した。この例では、ＳｉＨ４の導入の際、ＰＨ3 を
０．５ｃｃ／ｍｉｎの流量で導入することにより、２ｘ
１０20 atom/cm3 のリン濃度を有するアモルファスシリ
コン膜を第２のアモルファスシリコン膜３２として、５
５０ｎｍだけ堆積させた。
【００４４】第１と第２のアモルファスシリコン３１、
３２は同一チャンバでＰＨ3 の流量を変えることによ
り、不純物濃度を変えることができる。また、第１と第
２のアモルファスシリコン３１、３２は予めＰＨ3 の流
量が定められた別々のチャンバに移し換えても形成でき
る。
３２は同一チャンバでＰＨ3 の流量を変えることによ
り、不純物濃度を変えることができる。また、第１と第
２のアモルファスシリコン３１、３２は予めＰＨ3 の流
量が定められた別々のチャンバに移し換えても形成でき
る。
【００４５】更に、同一チャンバでＰＨ3 の流量を０ｃ
ｃ／ｍｉｎから０．５ｃｃ／ｍｉｎへと連続的に変化さ
せ、不純物濃度を連続的に変えて、これらのアモルファ
スシリコンを形成してもよい。
ｃ／ｍｉｎから０．５ｃｃ／ｍｉｎへと連続的に変化さ
せ、不純物濃度を連続的に変えて、これらのアモルファ
スシリコンを形成してもよい。
【００４６】また、第１の実施の形態と組み合わせて、
第１と第２のアモルファスシリコン３１、３２の間に結
晶化防止層を形成してもよい。
第１と第２のアモルファスシリコン３１、３２の間に結
晶化防止層を形成してもよい。
【００４７】以後、図９に示すように、第１及び第２の
アモルファスシリコン膜３１及び３２をパターニングし
て、シリコン基板１０に電気的に接続され、且つ、層間
絶縁膜２に接触した積層体を形成する。この積層体は表
面領域だけでなく側面領域も、外部雰囲気に露出した状
態にある。
アモルファスシリコン膜３１及び３２をパターニングし
て、シリコン基板１０に電気的に接続され、且つ、層間
絶縁膜２に接触した積層体を形成する。この積層体は表
面領域だけでなく側面領域も、外部雰囲気に露出した状
態にある。
【００４８】この状態で、図６と同様に、ＨＳＧ工程が
行われ、その結果、積層体の表面及び側面領域には、Ｈ
ＳＧが形成され、容量素子の下部電極が構成された。
行われ、その結果、積層体の表面及び側面領域には、Ｈ
ＳＧが形成され、容量素子の下部電極が構成された。
【００４９】続いて、図７と同様にして、容量絶縁膜２
４及び上部電極２５が形成され、容量素子を完成させ
た。
４及び上部電極２５が形成され、容量素子を完成させ
た。
【００５０】このようにして得られた容量素子は、下部
電極の表面及び側面領域に形成されたＨＳＧによる凹凸
を有しており、且つ、層間絶縁膜１２上における核を中
心とする結晶成長が生じないため、上記した凹凸は極め
て均一であることが確認された。
電極の表面及び側面領域に形成されたＨＳＧによる凹凸
を有しており、且つ、層間絶縁膜１２上における核を中
心とする結晶成長が生じないため、上記した凹凸は極め
て均一であることが確認された。
【００５１】上記したように、層間絶縁膜１２に接触す
る第１のアモルファスシリコン膜３１における不純物、
即ち、リンの濃度が７ｘ１０19 atom/cm3 以下である
と、層間間絶縁膜１２上の核からの結晶成長が生じない
ことが実験的に判った。また、低濃度の不純物を含むア
モルファスシリコン膜によって、第２のアモルファスシ
リコン膜３２をも形成した場合、下部電極表面から空乏
層が伸びてしまい、上部電極に正バイアスを印加したと
きに、容量値が４割以上も低下してしまうという現象も
見出だされた。このため、低濃度の不純物を含むアモル
ファスシリコン膜のみによって容量素子の下部電極を形
成しても、ＨＳＧ化することによる容量増加のメリット
がないことも確かめられた。
る第１のアモルファスシリコン膜３１における不純物、
即ち、リンの濃度が７ｘ１０19 atom/cm3 以下である
と、層間間絶縁膜１２上の核からの結晶成長が生じない
ことが実験的に判った。また、低濃度の不純物を含むア
モルファスシリコン膜によって、第２のアモルファスシ
リコン膜３２をも形成した場合、下部電極表面から空乏
層が伸びてしまい、上部電極に正バイアスを印加したと
きに、容量値が４割以上も低下してしまうという現象も
見出だされた。このため、低濃度の不純物を含むアモル
ファスシリコン膜のみによって容量素子の下部電極を形
成しても、ＨＳＧ化することによる容量増加のメリット
がないことも確かめられた。
【００５２】一方、７ｘ１０19 atom/cm3 を越える高濃
度（例えば、２ｘ１０20 atom/cm3）の不純物を含むア
モルファスシリコン膜のみによって、容量素子の下部電
極を形成した場合、ＨＳＧ化の際の熱処理の際に、ＨＳ
Ｇによる凹凸の形成前に、層間絶縁膜１２上からの結晶
成長がＨＳＧ化されるべき表面まで進行して、ＨＳＧの
分布が不均一になってしまうことも確認された。
度（例えば、２ｘ１０20 atom/cm3）の不純物を含むア
モルファスシリコン膜のみによって、容量素子の下部電
極を形成した場合、ＨＳＧ化の際の熱処理の際に、ＨＳ
Ｇによる凹凸の形成前に、層間絶縁膜１２上からの結晶
成長がＨＳＧ化されるべき表面まで進行して、ＨＳＧの
分布が不均一になってしまうことも確認された。
【００５３】したがって、図８及び図９に示した本発明
の第２の実施の形態は、層間絶縁膜１２と接触する第１
のアモルファスシリコン膜３１における不純物濃度を、
層間絶縁膜からの結晶が成長しない程度の低濃度にする
と共に、ＨＳＧを形成されるべき第２のアモルファスシ
リコン膜における不純物濃度を高くすることによって、
ＨＳＧ化による容量増加を達成すると共に、空乏層の発
生をも防止できる構成を有している。
の第２の実施の形態は、層間絶縁膜１２と接触する第１
のアモルファスシリコン膜３１における不純物濃度を、
層間絶縁膜からの結晶が成長しない程度の低濃度にする
と共に、ＨＳＧを形成されるべき第２のアモルファスシ
リコン膜における不純物濃度を高くすることによって、
ＨＳＧ化による容量増加を達成すると共に、空乏層の発
生をも防止できる構成を有している。
【００５４】尚、図示された例では、不純物濃度の低い
第１のアモルファスシリコン膜３１と、不純物濃度の高
い第２のアモルファスシリコン膜３２とを積層した場合
について説明したが、不純物濃度の異なるアモルファス
シリコン膜をより多く積層しても良いし、また、不純物
濃度が層間絶縁膜に近い部分から連続的に高くなるよう
な濃度勾配を持たせても良い。いずれにしても、不純物
濃度の異なるアモルファスシリコン膜が複数形成される
ことは、図８及び図９と同様である。
第１のアモルファスシリコン膜３１と、不純物濃度の高
い第２のアモルファスシリコン膜３２とを積層した場合
について説明したが、不純物濃度の異なるアモルファス
シリコン膜をより多く積層しても良いし、また、不純物
濃度が層間絶縁膜に近い部分から連続的に高くなるよう
な濃度勾配を持たせても良い。いずれにしても、不純物
濃度の異なるアモルファスシリコン膜が複数形成される
ことは、図８及び図９と同様である。
【００５５】図１０を参照すると、本発明に係る容量素
子と、従来技術によって作成された容量素子との不良素
子数が示されている。ここでは、従来技術によって作成
された容量素子として、単一層のアモルファスシリコン
膜をＨＳＧ化することによって作成された表面及び側面
領域に凹凸を形成したものを上げている。図１０の場
合、ＨＳＧ化しないときの容量素子を１として、ＨＳＧ
化したときの容量素子の倍加率が１．２倍未満のものを
ケースとし、１．２倍以上で１．８倍未満のものをケ
ースと規定した。
子と、従来技術によって作成された容量素子との不良素
子数が示されている。ここでは、従来技術によって作成
された容量素子として、単一層のアモルファスシリコン
膜をＨＳＧ化することによって作成された表面及び側面
領域に凹凸を形成したものを上げている。図１０の場
合、ＨＳＧ化しないときの容量素子を１として、ＨＳＧ
化したときの容量素子の倍加率が１．２倍未満のものを
ケースとし、１．２倍以上で１．８倍未満のものをケ
ースと規定した。
【００５６】図１０に示すように、従来技術によって作
成された容量素子では、５００個のうち、部分的にＨＳ
Ｇ化されない素子が８０個程度あり、全くＨＳＧ化され
ない素子も、３０個程度存在した。
成された容量素子では、５００個のうち、部分的にＨＳ
Ｇ化されない素子が８０個程度あり、全くＨＳＧ化され
ない素子も、３０個程度存在した。
【００５７】一方、図１〜７に示した本発明の第１の実
施の形態に係る容量素子のように、アモルファスシリコ
ン膜の間に、結晶化防止膜を挟む構造では、部分的にＨ
ＳＧ化されない素子が数個程度検出されたが、全くＨＳ
Ｇ化されない素子はなかった。更に、図８及び図９に示
す本発明の第２の実施の形態に係る容量素子では、部分
的にＨＳＧ化されない素子、並びに、全くＨＳＧ化され
ない素子は見られなかった。
施の形態に係る容量素子のように、アモルファスシリコ
ン膜の間に、結晶化防止膜を挟む構造では、部分的にＨ
ＳＧ化されない素子が数個程度検出されたが、全くＨＳ
Ｇ化されない素子はなかった。更に、図８及び図９に示
す本発明の第２の実施の形態に係る容量素子では、部分
的にＨＳＧ化されない素子、並びに、全くＨＳＧ化され
ない素子は見られなかった。
【００５８】図からも明らかな通り、本発明の容量素子
の下部電極は、ＨＳＧ化しない場合の面積の少なくとも
１．８倍の面積を有しており、不良率においても極めて
低いことが判る。
の下部電極は、ＨＳＧ化しない場合の面積の少なくとも
１．８倍の面積を有しており、不良率においても極めて
低いことが判る。
【００５９】上に述べた実施の形態では、第１及び第２
のアモルファスシリコン膜を形成するために、ＳｉＨ４
を使用する場合についてのみ説明したが、ジシラン、ト
リシラン、ジクロロシラン等を使用しても良いし、ま
た、リンの代わりに、アルシン、ボラン、ジボラン、ト
リボラン等を使用して、Ａｓ、Ｂ等を不純物として使用
しても良い。
のアモルファスシリコン膜を形成するために、ＳｉＨ４
を使用する場合についてのみ説明したが、ジシラン、ト
リシラン、ジクロロシラン等を使用しても良いし、ま
た、リンの代わりに、アルシン、ボラン、ジボラン、ト
リボラン等を使用して、Ａｓ、Ｂ等を不純物として使用
しても良い。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
容量素子の下部電極の表面領域及びこれに連続する側面
領域上に、均一にＨＳＧによる凹凸を形成でき、容量を
増加させることができるという利点がある。実際、下部
電極の表面だけでなく、側面にもＨＳＧによる凹凸を形
成した容量素子に比較しても、層間絶縁膜からの結晶成
長を抑制できるため、容量を増加させることができると
共に、不良率を大幅に改善できるという利点もある。
容量素子の下部電極の表面領域及びこれに連続する側面
領域上に、均一にＨＳＧによる凹凸を形成でき、容量を
増加させることができるという利点がある。実際、下部
電極の表面だけでなく、側面にもＨＳＧによる凹凸を形
成した容量素子に比較しても、層間絶縁膜からの結晶成
長を抑制できるため、容量を増加させることができると
共に、不良率を大幅に改善できるという利点もある。
【図１】本発明の実施の形態に係る容量素子を製造する
ための一工程を説明するための図である。
ための一工程を説明するための図である。
【図２】本発明の実施の形態に係る容量素子の製造方法
における図１に続く工程を説明するための図である。
における図１に続く工程を説明するための図である。
【図３】本発明の製造方法における図２に続く工程を説
明するための図である。
明するための図である。
【図４】本発明の第１の実施の形態に係る容量素子の製
造方法の特徴となる一工程を説明するための図である。
造方法の特徴となる一工程を説明するための図である。
【図５】本発明の第１の実施の形態に係る容量素子の製
造方法の特徴となる他の工程を説明するための図であ
る。
造方法の特徴となる他の工程を説明するための図であ
る。
【図６】図５の工程の後に行われるＨＳＧ工程を説明す
るための図である。
るための図である。
【図７】図６の工程の後に行われるＨＳＧ工程を説明す
るための図である。
るための図である。
【図８】本発明の第２の実施の形態に係る容量素子の製
造方法を特徴付ける工程を説明するための図である。
造方法を特徴付ける工程を説明するための図である。
【図９】図８に示された工程に続く工程を説明するため
の図である。
の図である。
【図１０】本発明に係る容量素子の不良品数を従来の方
法による容量素子の不良品数と比較して説明する図であ
る。
法による容量素子の不良品数と比較して説明する図であ
る。
１０ シリコン基板 １１ シリコン酸化膜 １２ 層間絶縁膜 １４１〜１４３ 第１乃至第３のアモルファスシ
リコン膜 １５１、１５２ 第１及び第２のシリコン酸化膜 ２４ 容量絶縁膜 ２５ 上部電極 ３１ 低不純物濃度の第１のアモルフ
ァスシリコン膜 ３２ 高不純物濃度の第１のアモルフ
ァスシリコン膜
リコン膜 １５１、１５２ 第１及び第２のシリコン酸化膜 ２４ 容量絶縁膜 ２５ 上部電極 ３１ 低不純物濃度の第１のアモルフ
ァスシリコン膜 ３２ 高不純物濃度の第１のアモルフ
ァスシリコン膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 21/8242 (72)発明者 善家 昌伸 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 藤原 秀二 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (17)
- 【請求項１】 表面領域に連続した側面領域とを備えた
下部電極を有する容量素子において、前記下部電極は、
第１のシリコン膜と、第１のシリコン膜上に形成された
結晶化防止層、及び、前記結晶化防止層上に形成された
第２のシリコン膜とを備え、前記下部電極は、前記表面
領域の表層だけでなく前記側面領域の表層にも半球状粒
子による凹凸を有していることを特徴とする容量素子。 - 【請求項２】 請求項１において、前記下部電極は、前
記表面領域とは反対方向に延びる接続部を備えているこ
とを特徴とする容量素子。 - 【請求項３】 請求項１において、前記第１及び第２の
シリコン膜は多結晶シリコンによって形成されており、
且つ、前記表面及び側面領域の表層には、半球状粒子に
よる凹凸が形成されていることを特徴とする容量素子。 - 【請求項４】 請求項３において、前記多結晶シリコン
は不純物を含有していることを特徴とする容量素子。 - 【請求項５】 請求項４において、前記第１のシリコン
膜の不純物濃度より前記第２のシリコン膜の不純物濃度
が高いことを特徴とする容量素子。 - 【請求項６】 表面領域を備えた下部電極を有し、他の
半導体素子と接続して使用される容量素子において、前
記下部電極は、前記半導体素子に隣接した下方領域から
前記表面領域まで、前記下部領域において低く、前記表
面領域において高くなるような不純物濃度勾配を有し、
前記表面領域の表層には、半球状粒子による凹凸が形成
されていることを特徴とする容量素子。 - 【請求項７】 請求項６において、前記下部電極は、前
記下方領域を形成し、不純物濃度の低い第１のシリコン
膜と、該第１のシリコン膜上に形成され、前記第１のシ
リコン膜より不純物濃度の高い第２のシリコン膜とによ
って構成されていることを特徴とする容量素子。 - 【請求項８】 請求項７において、前記容量素子は表面
領域に連続する側面領域をも有し、前記半球状粒子によ
る凹凸は側面領域にも形成されていることを特徴とする
容量素子。 - 【請求項９】 請求項７または８において、第１及び第
２のシリコン膜は前記不純物を含有する多結晶シリコン
によって形成されていることを特徴とする容量素子。 - 【請求項１０】 層間絶縁膜上に形成される下部電極を
備えた容量素子を製造する方法において、不純物を含有
する第１のアモルファスシリコン層を形成する工程と、
該第１のアモルファスシリコン層上に、当該アモルファ
スシリコン層より薄い結晶化防止膜を形成する工程と、
前記結晶化防止膜上に、不純物を含有した第２のアモル
ファスシリコン層を形成する工程と、第１及び第２のア
モルファスシリコン層と、結晶化防止膜とをパターニン
グして、所定形状の部材を形成する工程と、前記部材を
熱処理して、前記部材の表層部分に、半球状粒子による
凹凸を形成する工程とを有し、前記結晶化防止膜は、前
記層間絶縁膜と下部電極との間の界面からの結晶化を防
止する膜であることを特徴とする容量素子の製造方法。 - 【請求項１１】 請求項１０において、前記結晶化防止
膜は、少なくとも一層のシリコン酸化膜であることを特
徴とする容量素子の製造方法。 - 【請求項１２】 請求項１０または１１において、前記
結晶化防止膜の膜厚が５ｎｍ以下であることを特徴とす
る容量素子の製造方法。 - 【請求項１３】 層間絶縁膜と界面を形成する下部電極
を有する容量素子を製造する方法において、第１のアモ
ルファスシリコン層を形成する工程と、該第１のアモル
ファスシリコン層上に、前記第１のアモルファスシリコ
ン層に比較して、不純物濃度の高い第２のアモルファス
シリコン層を形成する工程とを備え、前記第１のアモル
ファスシリコン層は、前記界面からの結晶化が生じない
ような不純物濃度を有していることを特徴とする容量素
子の製造方法。 - 【請求項１４】 請求項１３において、前記第１及び第
２のアモルファスシリコン層をパターニングして、前記
下部電極の表面及び側面領域に相当とする部分を露出さ
せ、前記表面及び側面領域に相当する部分に半球状粒子
による凹凸を形成することを特徴とする容量素子の製造
方法。 - 【請求項１５】 請求項１３において、前記第１のシリ
コン膜を少なくとも２０ｎｍ成膜することを特徴とする
容量素子の製造方法。 - 【請求項１６】 請求項１３において、前記第１のアモ
ルファスシリコン層の不純物濃度が１ｘ１０20ａｔｏｍ
／ｃｍ3 より低いか、または、不純物を含まないことを
特徴とする容量素子の製造方法。 - 【請求項１７】 請求項１６において、前記第２のアモ
ルファスシリコン層の不純物濃度が１ｘ１０20ａｔｏｍ
／ｃｍ3 より高いことを特徴とする容量素子の製造方
法。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000182967A (ja) * | 1998-12-15 | 2000-06-30 | Sony Corp | 気相成長方法および気相成長装置 |
| KR20010005040A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 메모리소자의 커패시터 전하저장전극 형성방법 |
| US6313004B1 (en) | 1998-11-11 | 2001-11-06 | Nec Corporation | Method for manufacturing semiconductor devices |
| US6316799B1 (en) | 1999-06-08 | 2001-11-13 | Mitsubishi Denki Kabushiki Kaisha | Memory cell, method of controlling same and method of manufacturing same |
| US6376328B1 (en) | 1999-06-01 | 2002-04-23 | Nec Corporation | Method for producing capacitor elements, and capacitor element |
| US6589885B2 (en) | 1999-03-12 | 2003-07-08 | Oki Electric Industry Co., Ltd. | Semiconductor device and method in which contact hole is filled with silicon having low impurity concentration |
| KR100940112B1 (ko) * | 2002-12-03 | 2010-02-02 | 매그나칩 반도체 유한회사 | 반도체소자의 아날로그 커패시터 제조방법 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6010932A (en) | 1996-12-05 | 2000-01-04 | Micron Technology, Inc. | Fork-like memory structure for ULSI DRAM and method of fabrication |
| US6066539A (en) * | 1997-04-11 | 2000-05-23 | Micron Technology, Inc. | Honeycomb capacitor and method of fabrication |
| JP3221376B2 (ja) * | 1997-11-07 | 2001-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE19752968C1 (de) * | 1997-11-28 | 1999-06-24 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| KR100304852B1 (ko) * | 1998-06-09 | 2001-11-22 | 윤종용 | 반도체소자의커패시터및그제조방법 |
| JP2000150815A (ja) * | 1998-09-04 | 2000-05-30 | Kokusai Electric Co Ltd | 半導体装置の製造方法及び半導体製造装置 |
| JP2992516B1 (ja) | 1998-09-04 | 1999-12-20 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US6090679A (en) * | 1998-11-30 | 2000-07-18 | Worldwide Semiconductor Manufacturing Corporation | Method for forming a crown capacitor |
| JP2000183311A (ja) * | 1998-12-17 | 2000-06-30 | Nec Corp | 半導体装置及びその製造方法 |
| KR100319618B1 (ko) * | 1999-04-20 | 2002-01-05 | 김영환 | 반도체 소자의 커패시터 및 제조방법 |
| KR100309799B1 (ko) * | 1999-11-15 | 2001-11-02 | 윤종용 | 반도체 소자의 제조방법 |
| JP2001267527A (ja) * | 2000-03-15 | 2001-09-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US20020059457A1 (en) * | 2000-07-06 | 2002-05-16 | Ballard Glenn Wesley | System and method for the remote creation of notification agents for wireless devices |
| TW475207B (en) * | 2000-07-24 | 2002-02-01 | United Microelectronics Corp | Method to improve hump phenomenon on surface of doped polysilicon layer |
| KR101027485B1 (ko) * | 2001-02-12 | 2011-04-06 | 에이에스엠 아메리카, 인코포레이티드 | 반도체 박막 증착을 위한 개선된 공정 |
| US7026219B2 (en) * | 2001-02-12 | 2006-04-11 | Asm America, Inc. | Integration of high k gate dielectric |
| JP2002334940A (ja) * | 2001-05-10 | 2002-11-22 | Sony Corp | 半導体装置及びその製造方法 |
| DE10127336B4 (de) * | 2001-06-06 | 2006-07-06 | Infineon Technologies Ag | Halbleiterspeicherzelle mit einem Auswahltransistor und einem Speicherkondensator |
| US6620675B2 (en) | 2001-09-26 | 2003-09-16 | International Business Machines Corporation | Increased capacitance trench capacitor |
| US6870210B2 (en) * | 2002-08-22 | 2005-03-22 | Micron Technology, Inc. | Dual-sided capacitor |
| JP5005170B2 (ja) * | 2002-07-19 | 2012-08-22 | エーエスエム アメリカ インコーポレイテッド | 超高品質シリコン含有化合物層の形成方法 |
| US7294582B2 (en) * | 2002-07-19 | 2007-11-13 | Asm International, N.V. | Low temperature silicon compound deposition |
| US7186630B2 (en) * | 2002-08-14 | 2007-03-06 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| US7005160B2 (en) * | 2003-04-24 | 2006-02-28 | Asm America, Inc. | Methods for depositing polycrystalline films with engineered grain structures |
| US6916723B2 (en) * | 2003-04-25 | 2005-07-12 | Micron Technology, Inc. | Methods of forming rugged semiconductor-containing surfaces |
| US7629270B2 (en) * | 2004-08-27 | 2009-12-08 | Asm America, Inc. | Remote plasma activated nitridation |
| US7966969B2 (en) | 2004-09-22 | 2011-06-28 | Asm International N.V. | Deposition of TiN films in a batch reactor |
| US7629267B2 (en) * | 2005-03-07 | 2009-12-08 | Asm International N.V. | High stress nitride film and method for formation thereof |
| WO2007075369A1 (en) * | 2005-12-16 | 2007-07-05 | Asm International N.V. | Low temperature doped silicon layer formation |
| US7691757B2 (en) | 2006-06-22 | 2010-04-06 | Asm International N.V. | Deposition of complex nitride films |
| US7629256B2 (en) | 2007-05-14 | 2009-12-08 | Asm International N.V. | In situ silicon and titanium nitride deposition |
| KR100881543B1 (ko) * | 2007-07-25 | 2009-02-02 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조 방법 |
| JP2009200384A (ja) * | 2008-02-25 | 2009-09-03 | Elpida Memory Inc | 単結晶層含有基板、ｓｏｉ基板、半導体装置およびそれらの製造方法 |
| JP5023004B2 (ja) * | 2008-06-30 | 2012-09-12 | 株式会社日立国際電気 | 基板処理方法及び基板処理装置 |
| US7833906B2 (en) | 2008-12-11 | 2010-11-16 | Asm International N.V. | Titanium silicon nitride deposition |
| KR20200034500A (ko) * | 2018-09-21 | 2020-03-31 | 삼성전자주식회사 | 다층 박막 구조물 및 이를 이용한 위상 변환 소자 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| KR930006730B1 (ko) * | 1991-03-20 | 1993-07-23 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 커패시터 제조방법 |
| KR940011801B1 (ko) * | 1991-03-23 | 1994-12-26 | 삼성전자 주식회사 | 고용량 캐패시터를 포함하는 반도체 장치 및 그의 제조방법 |
| JP3034327B2 (ja) * | 1991-03-25 | 2000-04-17 | 宮崎沖電気株式会社 | キャパシタ電極の形成方法 |
| US5138411A (en) * | 1991-05-06 | 1992-08-11 | Micron Technology, Inc. | Anodized polysilicon layer lower capacitor plate of a dram to increase capacitance |
| JP2508948B2 (ja) * | 1991-06-21 | 1996-06-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0553791A1 (en) * | 1992-01-31 | 1993-08-04 | Nec Corporation | Capacitor electrode for dram and process of fabrication thereof |
| US5348894A (en) * | 1993-01-27 | 1994-09-20 | Texas Instruments Incorporated | Method of forming electrical connections to high dielectric constant materials |
| DE4419074C2 (de) * | 1993-06-03 | 1998-07-02 | Micron Semiconductor Inc | Verfahren zum gleichmäßigen Dotieren von polykristallinem Silizium mit halbkugelförmiger Körnung |
| JPH0737996A (ja) * | 1993-07-26 | 1995-02-07 | Mitsubishi Electric Corp | メモリセルにトランジスタを用いない半導体記憶装置およびその製造方法 |
| US5656531A (en) * | 1993-12-10 | 1997-08-12 | Micron Technology, Inc. | Method to form hemi-spherical grain (HSG) silicon from amorphous silicon |
| US5639689A (en) * | 1993-12-29 | 1997-06-17 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating storage electrode of semiconductor device |
| US5418180A (en) * | 1994-06-14 | 1995-05-23 | Micron Semiconductor, Inc. | Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon |
| GB2330004B (en) * | 1995-01-25 | 1999-08-11 | Nec Corp | Process of fabricating semiconductor device |
| KR970054170A (ja) * | 1995-12-25 | 1997-07-31 | ||
| JPH09298284A (ja) * | 1996-05-09 | 1997-11-18 | Nec Corp | 半導体容量素子の形成方法 |
-
1996
- 1996-05-08 JP JP8113342A patent/JP2795313B2/ja not_active Expired - Lifetime
-
1997
- 1997-05-07 US US08/852,530 patent/US5959326A/en not_active Expired - Fee Related
- 1997-05-08 KR KR1019970018454A patent/KR100246277B1/ko not_active IP Right Cessation
- 1997-05-08 GB GB9709377A patent/GB2312989B/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313004B1 (en) | 1998-11-11 | 2001-11-06 | Nec Corporation | Method for manufacturing semiconductor devices |
| JP2000182967A (ja) * | 1998-12-15 | 2000-06-30 | Sony Corp | 気相成長方法および気相成長装置 |
| US6589885B2 (en) | 1999-03-12 | 2003-07-08 | Oki Electric Industry Co., Ltd. | Semiconductor device and method in which contact hole is filled with silicon having low impurity concentration |
| US7052955B2 (en) | 1999-03-12 | 2006-05-30 | Oki Electric Industry Co., Ltd. | Semiconductor memory device and manufacturing method thereof |
| US6376328B1 (en) | 1999-06-01 | 2002-04-23 | Nec Corporation | Method for producing capacitor elements, and capacitor element |
| KR100376351B1 (ko) * | 1999-06-01 | 2003-03-17 | 엔이씨 일렉트로닉스 코포레이션 | 커패시터 소자 제조 방법 |
| US6316799B1 (en) | 1999-06-08 | 2001-11-13 | Mitsubishi Denki Kabushiki Kaisha | Memory cell, method of controlling same and method of manufacturing same |
| KR20010005040A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 메모리소자의 커패시터 전하저장전극 형성방법 |
| KR100940112B1 (ko) * | 2002-12-03 | 2010-02-02 | 매그나칩 반도체 유한회사 | 반도체소자의 아날로그 커패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2312989B (en) | 2001-06-27 |
| US5959326A (en) | 1999-09-28 |
| KR970077506A (ko) | 1997-12-12 |
| GB9709377D0 (en) | 1997-07-02 |
| JP2795313B2 (ja) | 1998-09-10 |
| KR100246277B1 (ko) | 2000-03-15 |
| GB2312989A (en) | 1997-11-12 |
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