KR970011670B1 - 디램셀의 저장전극 형성방법 - Google Patents

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Description

디램셀의 저장전극 형성방법

제1도 내지 제5도는 본 발명의 실시예로 디램셀의 저장전극 형성공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1,3,5 : 도핑 않된 비정질 실리콘막2,4 : 도핑된 비정질 실리콘막

1',2',3',4',5' : 다결정 실리콘막7 : 저장전극 콘택홀

8 : 그레인 바운더리

본 발명은 디램셀(DRAM cell)의 저장전극 형성방법에 관한 것으로, 저장전극 콘택을 형성하고 그 상부에 벨로우형 저장전극을 형성한 후, 열공정으로 그레인 바운더리(grain boundary)에만 불순물을 확산시켜 저장전극의 상부면을 반구형 다결정 실리콘으로 형성하여 저장전극의 표면적을 극대화시키는 기술이다.

디램이 고집적화가 되어감에 따라 셀의 면적은 급격하게 축소되고, 셀 면적의 축소에도 불구하고 소자동작에 필요한 셀당 일정용량이상의 캐패시터 용량을 확보해야 하는 어려움이 있다.

이들 어려움을 해결하기 위하여 개발된 여러가지 3차원의 저장전극가운데 핀형(fin)구조는 그 제조공정이 비교적 단순하여 널리 이용되어 왔으나, 셀 면적 축소에 다른 일정한 캐패시터 용량의 확보를 위하여 핀의 수를 늘려야 하는데 상기 핀의 수를 늘이기 위해, 산화막으로써 CVD 산화막과 전기전도 박막으로서 다결정실리콘막을 반복해서 여러층을 형성해야 하기 때문에 공정회수가 증가하고 많은 CAD 공정으로 인한 파티클(particle) 및 결함(defect) 증가로 인한 수율을 저하시킨다.

따라서, 본 발명에서는 상기의 문제점을 해결하기 위하여, 한 튜브내에서 불순물 도핑된 비정질 실리콘막과 도핑되지 않은 비정실 실리콘막을 교대로 적층하되 최상부에 도핑되지 않은 비정질 실리콘막을 적층하고 열공정을 통하여 다결정 실리콘막의 미세구조를 제어하고 다결정 실리콘 식각용액으로 그레인 바운더리를 따라 식각함으로써, 상부에 반구형 다결정실리콘층을 갖는 벨로우형 저장전극을 형성하여 축전용량을 향상시키는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 소정의 하부구조를 가지는 반도체기판상에 저장전극 콘택홀을 구비하는 평탄화막을 형성하는 공정과, 상기 구조의 전표면에 도판트가 도핑되지 않은 비정질 실리콘막을, 제1층, 도핑된 비정실 실리콘막을 제2층, 도핑되지 않은 비정질 실리콘막을 제3층, 도핑된 비정질 실리콘막을 제4층, 도핑되지 않은 비정질 실리콘막을 제5층으로 순차적으로 형성하는 공정과, 상기 제5층상에 저장전극 마스크용 감광막패턴을 형성하고, 상기 감광막패턴을 사용하여 제5층에서 제1층까지 순차적으로 식각하여 패턴을 형성한 후, 상기 감광막패턴을 제거하는 공정과, 열처리 공정을 실시하여 상기 비정질실리콘막들을 다결정화시켜 다결정 실리콘막들으로 형성하되, 그레인 바운더리를 따라 불순물이 확산되도록 하는 공정과, 상기에서 불순물이 도핑된 다결정 실리콘막을 습식식각용액으로 일정폭 만큼 제거하여 다결정 실리콘패턴을 형성하고, 상부는 그레인 바운더리를 따라 식각되어 반구형 다결정 실리콘층을 형성하는 공정을 포함하는데 있다.

이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.

제1도 내지 제5도는 본 발명의 실시예로 디램셀의 저장전극 형성공정을 도시한 단면도이다.

제1도는 일반적인 MOS구조에서 디램셀를 형성함에 있어서 예정된 부위에 필드산화막, 활성영역, 워드라인, 소오스/드레인 영역 및 비트라인을 형성시킨 후, 평탄화된 표면 상부에 전하저장전극이 형성될 부위에 전하저장전극 콘택홀(7)을 형성한 것을 도시한 단면도이다.

제2도는 상기 콘택 형성후, 550℃ 이하의 온도에서 Si₂H₆나 SiH₄소호스 가스를 이용하여 도핑되지 않은 비정질 실리콘막(1)을 예정된 두께, 예를들어 300~1500Å으로 제1층을 형성한 후, 다시 Si₂H₆나 SiH₄가스를 플로우시키는 동시에 높은 분해특성을 갖는 PH₃가스를 주입시키고, 불순물로 도핑된 비정실 실리콘막(2)을 300~1500Å 정도 두께로 제2층을 증착한 후, PH₃가스의 플로우를 중단시켜 도핑되지 않은 비정질 실리콘막(3)을 300~1500Å 정도 두께로 제3층을 중작한 다음, PH₃가스를 플로우시켜 도핑된 비정질 실리콘막(4)을 300~1500Å 정도 두께로 증착하고, 마지막으로 PH₃가스를 플루우시키지 않고 도핑되지 않은 비정질 실리콘막(5)을 600~3000Å 정도 두께로 제5층을 증착한 것을 도시한 단면도로서, 제5층까지 형성한 후 650℃-700℃에서 질소 또는 아르곤분위기에서 1시간 정도 열처리시키면 각각의 비정질 실리콘막은 비정질 체내에 결정화된 결정들이 많이 형성된다. 여기서, 비정질 실리콘막(1,2,3,4,5)의 증착시 증착온도는 550℃ 이하로 해야한다. 그 이유는 제2층과 제4층의 불순물이 도핑된 층이 후속 증착공정시 열에 의해 제1층, 3층, 5층으로 확산되지 않도록 하기 위해서이다. 그리고 상기 제2층과 제4층에 인을 도핑할때 불순물을 많이 플로우시켜 과포화되게 한다.

제3도는 제2도의 공정후에 저장전극용 마스크용 감광막패턴(도시안됨)을 형성한 다음 상기 감광막패턴을 마스크로하여 하부의 비정질 실리콘막(5,4,3,2,1)을 순차적으로 식각하고, 상기 감광막패턴을 제거한 것을 도시한 단면도이다.

제4도는 제3도의 공정후에 650~700℃ 정도의 온도에서 30분~1시간 정도 열처리하면 제2층, 4층에 존재하는 불순물들의 극소량이 결정화된 그레인 바운더리를 따라 확산되어 그레인 바운더리에만 불순물이 있고 그레인 내부에는 불순물이 거의 확산되지 않은 형태의 다결정 실리콘막(1',2',3',4',5')으로 형성된다. 이때 상부는 질소분위기지만 위로부터 30Å 정도는 산화막(도시되지 않음)이 형성된다.

제5도는 제4도의 공정후에 질산(HNO₃), 초산(CH₃COOH), 불산(HF) 및 D·I로 구성된 다결정 실리콘 습식식각용액에 예정된 시간 동안 담그면 불순물이 도핑된 층과 도핑되지 않은 층의 식각선택비 특성에 의하여 제2층과 제4층의 식각속도가 도핑되지 않은 층에 비하여 매우 빠르므로 다결정 실리콘 패턴이 형성되고, 최상부는 그레인 바운더리를 따라 확산된 불순물이 있는 부분이 빨리 식각되어 반구형 다결정 실리콘층을 가지는 벨로우형 저장전극을 형성한 것을 도시한 단면도이다.

이상과 같은 구조의 저장전극은 각층의 두께를 두껍게 하면서 층수가 작게 하고, 각층의 두께를 얇게 하면서 층수를 많이 할 수도 있다.

상기한 본 발명에 의하면, 종래기술의 공정에 비하여 비교적 간단하여 비용이 절감되고 상부에 반구형다결정 실리콘층을 형성함으로써 저장전극의 표면적을 극대화시켜 캐패시터의 축적용량을 향상시킨다.

Claims (3)

1. 소정의 하부구조를 가지는 반도체기판상에 저장전극 콘택홀을 구비하는 평탄화막을 형성하는 공정과, 상기 구조의 전표면에 도판트가 도핑되지 않은 비정질 실리콘막을 제1층, 도핑된 비정실 실리콘막을 제2층, 도핑되지 않은 비정질 실리콘막을 제3층 도핑된 비정질 실리콘막을 제4층, 도핑되지 않은 비정질 실리콘막을 제5층으로 순차적으로 형성하는 공정과, 상기 제5층상에 저장전극 마스크용 감광막패턴을 형성하고, 상기 감광막패턴을 사용하여 제5층에서 제1층까지 순차적으로 식각하여 패턴을 형성한 후, 상기 감광막패턴을 제거하는 공정과, 열처리 공정을 실시하여 상기 비정질 실리콘막들을 다결정화시켜 다결정 실리콘막들으로 형성하되, 그레인 바운더리를 따라 불순물이 확산되도록 하는 공정과, 상기에서 불순물이 도핑된 다결정 실리콘막을 습식식각용액으로 일정폭 만큼 제거하여 다결정 실리콘패턴을 형성하고, 상부는 그레인 바운더리를 따라 식각되어 반구형 다결정 실리콘층을 형성하는 공정을 포함하는 디램셀의 저장전극 형성방법.
2. 제1항에 있어서, 상기 제5층의 다결정 실리콘막은 다른층의 다결정 실리콘막 보다 두배 두껍게 증착하는 것을 특징으로 하는 디램셀의 저장전극 형성방법.
3. 제1항에 있어서, 상기 열공정은 650℃-700℃에서 30분 내지 1시간 정도 1차 열처리한 다음, 650℃에서 1시간 정도 2차 열처리하는 것을 특징으로 하는 디램셀의 저장전극 형성방법.