KR0135256B1 - 전하저장전극 형성방법 - Google Patents

Abstract

본 발명은 소정의 가스원과 온도 범위에서, 도핑된 비정질실리콘막(10,12,14)과 도핑되지 않은 비정질실리콘막(11,13,15)을 이용하여 스페이서 식각 공정과 폴리 식각 공정 및 열처리 단계를 각각 실시함으로써 표면적이 최대로 극대화된 전하저장전극을 형성하는 방법에 관한 것으로, 제한된 셀(cell) 면적에서도 소자 동작에 필요한 전하저장전극의 유효 면적을 극대화 시킬 수 있으므로 전기적 특성이 개선되며 고집적도와 신뢰도가 향상된다.

Description

전하저장전극 형성방법

제1a도 내지 제1g도는 본 발명에 따른 전하저장전극 형성 방법을 나타내는 공정단면도.

제1h도는 제1g도의 사시도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 필드산화막

3 : 워드라인 4 : 게이트 산화막

5, 17', 18' : 스페이서 산화막 6 : 소오스

7 : 드레인 8 : 비트라인

9, 9' : 층간절연막 10, 12, 14 : 비도핑된 비정질실리콘막

11, 13, 15 : 도핑된 비정질실리콘막 16, 17, 18 : 산화막

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 커패시터 용량을 극대화하는 전하저장전극 형성 방법에 관한 것이다.

반도체소자(Device)가 고지적화됨에 따라 셀(Cell)당 적용될 수 있는 셀의 면적도 줄어들어 셀 동작에 필요한 일정량의 커패시터 용량을 확보하기 위해서 3차원 구조의 전하저장전극 형성 방법이 많이 연구되고 있으며, 일반적으로 핀(Fin)수를 늘리거나 실린더의 높이를 늘리는 방법을 사용하였다.

그러나, 상기와 같은 종래기술로는 높은 단차(Topology)에 의한 공정의 어려움과 제조상의 어려움으로 수율이 감소하는 문제점이 발생하며 충분한 커패시터 용량을 확보하기가 힘들었다.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 전하저장전극 형성 방법을 개선시켜, 커패시터 용량을 극대화할 수 있는 전하저장전극 형성 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 반도체소자의 전하저장전극 형성 방법은, 층간절연막을 선택식각하여 전하저장전극 콘택홀을 형성하는 제1단계; 상기 콘택홀을 채우는 불순물이 도핑된 비정질실리콘막 및 비도핑된 비정질실리콘막을 형성하는 제2단계; 상기 제2단계가 완료된 결과물 상부에 도핑된 비정질실리콘막, 비도핑된 비정질실리콘막을 차례로 형성하는 제3단계; 상기 제3단계가 완료된 결과물 상부에 하드마스크 패턴을 형성하고, 그 하부의 비도핑된 비정질실리콘막을 식각하는 제4단계; 상기 제4단계가 완료된 수직 구조 측면에 제1절연막 스페이서를 형성하는 제5단계; 상기 제1절연막 스페이서를 사용한 자기 정렬방법으로 상기 제2단계의 비도핑된 비정질실리콘막을 노출시키는 식각 공정을 진행하는 제6단계; 상기 제6단계가 완료된 수직 구조 측면에 제2절연막 스페이서를 형성하는 제7단계; 상기 제2절연막 스페이서를 사용한 자기 정렬 방법으로 상기 층간절연막을 노출시키는 식각 공정을 진행하는 제8단계; 상기 제2 및 제1절연막 스페이서 및 하드마스크 패턴을 제거한 후, 상기 도핑된 비정질실리콘막과 상기 비도핑된 비정질실리콘막간의 식각 선택비를 갖는 에천트에서 상기 도핑된 비정질실리콘막과 상기 비도핑된 비정질실리콘막을 일부 식각하는 제9단계; 및 상기 제9단계가 완료된 결과물에 열공정을 실시하여 상기 도핑된 비정질실리콘막으로부터 비도핑된 비정질실리콘막으로 불순물을 확산시키는 제10단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 상세히 설명한다.

제1a도 내지 제1g도는 본 발명에 따른 전하저장전극 형성 공정도로서, 먼저, 제1a도에 도시된 바와 같이 반도체 기판(1)상에 필드 산화막(2)을 형성하여 필드영역과 액티브 영역을 정의한다. 게이트 산화막(4), 워드라인(3), 스페이서 산화막(5)을 형성한 후, 반도체기판(1)에 이온 주입을 하여 소오스(6) 및 드레인(7)을 형성한다. 그 상부에 층간절연막(9')을 형성한 후 비트라인(8)을 형성하고 전체 구조 상부에 층갈전연막(9)을 증착하여 평탄화시킨 다음 소오스(6)를 노출시키는 전하저장전극 콘택홀을 형성한다.

다음으로, 제1b도에 도시된 바와 같이, 제1열공정 온도인 550℃이하의 온도에서 Si₂H₆또는 SiH₄가스를 흘려주는 동시에 PH₃가스를 첨가하여 인(Phosophorus)이 도핑된 비정질실리콘막(10)을 전체 구조 상부에 500Å 내지 100Å의 두께로 형성하고 다음으로 PH₃가스 공급을 중단하여 비도핑된 비정질실리콘막(11)을 도핑된 비정질실리콘막(10)의 두께 정도로 형성한다. 계속해서, 상기 공정을 반복 실시하여 도핑된 비정질실리콘막(12,14)과 비도핑된 비정질실리콘막(13,15)을 교대로 적층한다. 이어서 비도핑된 비정질실리콘막(15)상부에 플라즈마 화학 기상 증착(PECVD : Plasma Enhanced Chemical Vapor Deposition)방법으로 플라즈마 보조 산화막(Plasma Enhanced Oxide, 이하 PE산화막이라 칭함)(16)을 500Å 내지 100Å 정도 형성한다.

여기서, 이러한 비도핑된 비정질실리콘막(11,13,15) 및 도핑된 비정질실리콘막(10,12,14)은 550℃ 이하의 공정 온도에서 형성되어야만 한다. 이는 550℃이상의 온도에서 비정질실리콘막이 형성되면, 비동핑막과 도핑막이 교대로 적층되는 경우에, 공정 온도에 의하여 도핑된 막의 불순물이 비도핑된 막으로 확산되기 때문이다. 예를 들면, 도핑된 비정질실리콘막(10)을 형성하고, 그 상부에 비도핑된 비정질실리콘막(11)을 500℃이상의 공정 온도에서 형성할 때, 도핑된 비정질실리콘막(10)의 불순물이 공정 온도에 의하여 비도핑된 비정질실리콘막(11)으로 확산된다.

또한, 상기 도핑된 비정질실리콘막(10,12,14) 형성시 불순물인 인을 포화(Saturation)상태로 도핑시켜, 후속 공정에 의하여 비도핑된 비정질실리콘막(11,13,15)으로 확산될 수 있도록 해야 한다.

다음으로, 제1C도에 도시된 바와 같이, 전하저장전극 형성을 위한 레티클 마스크를 이용하여 식각마스크 패턴(도시되지 않음)을 예정된 부위에 형성하고, PE 산화막(16)과 비도핑된 비정질실리콘막(15)을 식각한 후 식각마스크 패턴을 제거한다. 그리고, 웨이퍼의 노출된 전체 표면에 저온 산화막이나 PE 산화막 등의 산화막(17)을 1000Å 내지 1500Å의 두께로 형성한다.

다음으로, 제1d에 도시된 바와 같이, 상기 형성된 산화막(17)을 전면성 식각하여 전술한 공정으로 식각된 PE 산화막(16), 비도핑된 비정질실리콘막(15)의 외부 및 내부 측면에 스페이서 산화막(17')을 형성한다.

다음으로, 제1e도에 도시된 바와 같이, 상기 스페이서 산화막(17')을 이용한 제1자기 정렬 방법으로 노출된 도핑된 비정질실리콘막(14), 비도핑된 비정질실리콘막(13), 도핑된 비정질실리콘막(12)을 차례로 식각한다. 그리고, 전체 구조 상부에 산화막(18)을 형성한다.

다음으로, 제1f도에 도시된 바와 같이, 상기 산화막(18)을 전면성 식각하여, 제1자기 정렬 방법으로 식각된 도핑된 비정질실리콘막(14), 비도핑된 비정질실리콘막(13), 도핑된 비정질실리콘막(12)의 외부 측면 및 내부 측면에 산화막 스페이서(18')를 형성한다. 그리고, 이러한 산화막 스페이서(18')를 사용한 제2자기 정렬 방법으로 비도핑된 비정질실리콘막(11) 및 도핑된 비정질실리콘막(10)을 식각하여 층간절연막을 노출시킨다.

그리고, N₂와 Ar 등의 불활성 기체 분위기에서 제2열공정 온도인 600℃ 내지 600℃의 온도 범위로 30분 내지 3시간 정도 열처리시켜 인이 도핑된 비정질실리콘막(10,12,14)내의 불순물들을 활성화시켜준다. 상기 제2열공정 온도에서 600℃이하일 경우에는 인이 도핑된 비정질실리콘막(10,12,14)의 불순물들이 활성화되지 않으며 또한 650℃이상일 때에는 인이 도핑된 비정질실리콘막(10,12,14)내의 활성화된 불순물들이 비도핑된 비정질실리콘막(11,13,15)으로 확산이 일어나기 때문에 이러한 제2열공정 온도 조절에 유의해야 한다.

마지막으로, 제1g도에 도시된 바와 같이, 웨이퍼 상에 노출된 전체 표면을 습식 식각제인 BOE(Buffered Oxide Etchant) 용액으로 상기 형성된 스페이서 산화막(17',18')과 PE 산화막(16)을 제거한 후 HNO₃: CH₃COOH : HF : H₂O로 이루어지는 식각제로 예정된 시간 동안 딥핑한다. 그러면 30 : 1이나 되는 도핑된 비정질실리콘막과 비도핑된 비정질실리콘막과의 식각 선택비에 의해 벨로우(bellow) 형상을 형성한다. 그후 650℃ 이상으로 전하저장전극을 열처리시키면 인이 도핑된 비정질실리콘막(10,12,14) 내부에 과포화된 불순물들이 비도핑된 비정질실리콘막(11,13,15)으로 확산되어 전체적으로 불순물이 도핑된 비정질 실리콘의 도전층을 형성한다.

제1h도는 상기 제1a도에서 제1g도까지 모든 공정을 마치고 최종적으로 완성된 반도체 소자의 전하저장전극 사시도이다.

전술한 바와 같이 이루어지는 본 발명에서 3개의 핀을 갖는 전하저장전극을 도시하였지만 경우에 따라서, 이러한 핀의 개수를 10개 정도까지 형성할 수도 있다.

상기와 같이 이루어지는 본 발명은 도핑된 비정질실리콘막과 비도핑된 비정질실리콘막을 원하는 핀(Fin) 수 만큼 다층에 걸쳐 교대로 증착시킴으로 하여, 이에 따르는 각층간의 식각 선택비를 이용한 식각 공정으로 주름진 벨로우 형상의 전하저장전극을 형성하여 커패시터의 전하저장전극 유효 면적을 극대화시켜 셀당 필요로 하는 커패시터 용량을 충분히 확보할 수 있다.

Claims (4)

1. 층간절연막을 선택 식각하여 전하저장전극 콘택홀을 형성하는 제1단계; 상기 콘택홀을 채우는 불순물이 도핑된 비정질실리콘막 및 비도핑된 비정질실리콘막을 형성하는 제2단계; 상기 제2단계가 완료된 결과 물 상부에 도핑된 비정질실리콘막, 비도핑된 비정질실리콘막을 차례로 형성하는 제3단계; 상기 제3단계가 완료된 결과물 상부에 하드마스크 패턴을 형성하고, 그 하부의 비도핑된 비정질실리콘막을 식각하는 제4단계; 상기 제4단계가 완료된 수직 구조 측면에 제1절연막 스페이서를 형성하는 제5단계; 상기 제1절연막 스페이서를 사용한 자기 정렬 방법으로 상기 제2단계의 비도핑된 비정질실리콘막을 노출시키는 식각 공정을 진행하는 제6단계; 상기 제6단계가 완료된 수직 구조 측면에 제2절연막 스페이서를 형성하는 제7단계; 상기 제2절연막 스페이서를 사용한 자기 정렬 방법으로 상기 층간절연막을 노출시키는 식각공정을 진행하는 제8단계; 상기 제2 및 제1절연막 스페이서 및 하드마스크 패턴을 제거한 후, 상기 도핑된 비정질실리콘막과 상기 비도핑된 비정질실리콘막간의 식각 선택비를 갖는 애천트에서 상기 도핑된 비정질실리콘막과 상기 비도핑된 비정질실리콘막을 일부 식각하는 제9단계; 및 상기 제9단계가 완료된 결과물에 열공정을 실시하여 상기 도핑된 비정질실리콘막으로부터 비도핑된 비정질실리콘막으로 불순물을 확산시키는 제10단계를 포함하여 이루어지는 반도체소자의 전하저장전극 형성 방법.
2. 제1항에 있어서, 상기 도핑된 비정질실리콘막 및 비도핑된 비정질실리콘막의 형성은 적어도 500℃를 넘지 않도록 하여 이루어지는 반도체소자의 전하저장전극 형성 방법.
3. 제1항에 있어서, 상기 제9단계 전에 도핑된 비정질실리콘막의 불순물들을 활성화시키기 위한 열공정을 실시하는 제11단계를 더 포함하여 이루어지는 반도체소자의 전하저장전극 형성 방법.
4. 제3항에 있어서, 상기 제11단계에서의 열공정은 600℃ 내지 650℃의 공정 온도에서 수행되는 반도체 소자의 전하저장전극 형성 방법.