KR0123234B1 - 반도체 소자의 전하저장전극 형성 방법 - Google Patents

Abstract

본 발명은 일반적인 MOS 구조를 갖으며 예정된 부위에 전하저장전극 콘택 홀(1)이 형성된 웨이퍼 상에 전하저장전극을 형성하는 반도체 소자의 스택형 전하저장전극 형성 방법에 있어서, 500℃ 내지 550℃의 온도중 한 온도에서 불순물이 도핑되지 않은 비정질실리콘막(2,4,6)과 불순물이 도핑된 비정질실리콘막(3,5)을 번갈아가면서 다수번 반복하여 형성하는 단계, 웨이퍼 구조 상부에 500℃ 내지 550℃의 온도중 한 온도에서 절연막(7)을 형성하는 단계, 전하저장전극 마스크를 사용하여 소정부위의 상기 절연막(7) 및 비정실리콘막(6,5,4,3,2)을 차례로 식각하는 단계, 웨이퍼를 600~700℃의 온도중 한 온도에서 30분 내지 90분의 시간중 하나의 시간동안 열처리하는 단계, 도핑된 비정질실리콘막과 도핑되지 않은 비정질실리콘막의 식각선택비가 주어지는 폴리실리콘 습식식각용액에서 예정된 시간동안 습식식각하여 상기 도핑된 비정질실리콘막(3,5)을 도핑되지 않는 비정질실리콘막(2,4,6)에 비하여 빠르게 식각하는 단계를 포함하여 이루어지는 스택형 전하저장전극 형성 방법에 관한 것으로, 공정의 단순화, 제조비용절감, 불순물(particle)이나 결함에 의한 소자의 특성저하를 방지하여 수율을 향상시키는 효과가 있다.

Description

반도체 소자의 전하저장전극 형성 방법

제1a도 내지 제1d도는 본 발명의 일실시예에 따른 스택형 전하저장전극 형성 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 콘택홀 2,4,6 : 인이 비도핑된 비정질실리콘막

3,5 : 인이 도핑된 비정질실리콘막 7 : 절연막

본 발명은 DRAM셀의 스택(stack)형 전하저장전극 형성 방법에 관한 것이다.

DRAM이 고집적화가 되어감에 따라 셀의 면적은 급격하게 축소되고, 셀 면적의 축소에도 불구하고 소자 동작에 필요한 셀당 일정용량 이상의 캐패시터 용량을 확보해야 하는 어려움이 있다.

이들 어려움을 해결하기 위하여 개발된 여러 가지 3차원의 전하저장전극 가운데, 핀(Fin)구조는 그 제조공정이 비교적 단순하여 널리 이용되어 왔으나 셀 면적축소에 따른 일정한 캐패시터(Capacitor) 용량의 확보를 위하여 핀수를 늘려야 하는 어려움이 있다. 때문에 핀 수를 늘이기 위해 산화막으로써 화학기상증착(CVD) 산화막과 전기전도 박막으로써 다결정실리콘막을 반복해서 여러층을 형성해야 하므로써 공정횟수증가에 따른 비용증가와 빈번한 CVD공정으로 인한 불순물(particle) 및 결함(defect)증가가 발생하여 수율을 저하시키는 원인이 되고 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 핀 형성을 위해 CVD 산화막과 다결정실리콘 박막의 반복적인 증착의 방법 대신에 한 튜브내에서 인이 도핑된 실리콘과 비도핑된 실리콘막을 반복해서 진행한후 적절한 열처리 공정을 통하여 도핑된 폴리실리콘과 도핑되지 않은 폴리실리콘과의 선택적 식각특성을 이용하는 전하저장전극 형성 방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위하여 안출된 본 발명은 전하저장전극 콘택홀이 형성된 웨이퍼를 준비하는 단계; 500℃ 내지 550℃의 온도에서 도핑된 비정질실리콘막과 비도핑된 비정질실리콘막을 번갈아가면서 다수번 반복 적층하는 단계; 최상부층의 상기 비정질실리콘막 상에 500℃ 내지 550℃의 온도에서 절연막을 형성하는 단계; 상기 절연막 및 적층된 비정질실리콘막들을 선택식각하여 패터닝하는 단계; 웨이퍼를 600~700℃의 온도에서 열처리하는 단계; 및 상기 도핑된 비정질실리콘막과 상기 비도핑된 비정질실리콘막의 식각선택비가 주어지는 습식식각용액에서 습식식각하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제1a도 내지 제1d도는 본 발명에 따른 스택형 전하저장전극 형성 공정도로서, 먼저 제1a도는 일반적인 MOS 구조를 갖는 웨이퍼상의 예정된 부위에 전하저장전극 콘택홀(1)을 형성한 상태이다.

이어서, 제1b도에 도시된 바와 같이, 550℃ 이하의 온도에서 Si₂H₆나 SiH₄ 소스 가스를 이용하여 비정질실리콘막(2)을 예정된 두께로(예를들어 300~1000Å) 형성하고, Si₂H₆나 SiH₄가스가 플로우(flow)되는 동시에 PH₃가스를 주입시켜 인이 도핑된 비정질실리콘막(3)을 예정된 두께로(예를들어 300~1000Å) 증착한 다음, 다시 PH₃가스의 플로우를 중단시켜 비도핑된 비정질실리콘막(4)을 예정된 두께로 증착하되 이때 두께는 150~1000Å정도로 한 후, 다시 PH₃가스를 플로우시켜 인이 도핑된 비정질실리콘막(5)을 예정된 두께로 형성시킨 후 마지막으로 PH₃가스를 플로우시키지 않고 비도핑된 비정질실리콘막(6)을 형성시킨다.

이때, 상기 비정질실리콘막(2,3,4,5,6)의 증착시 증착 온도의 제어가 매우 중요하다. 그때의 온도는 550℃이하로 해야 하며 그 이유는 인이 도핑된 비정질실리콘막(3,5)이 후속 증착공정시 열적 사이클(thermal cycle)에 의해 비도핑된 비정질실리콘막(2,4,6)으로 확산되지 않아야 하기 때문이다.

그리고, 인이 도핑된 비정질실리콘막(3,5)은 증착시 PH₃가스를 아주 많이 플로우시켜 과포화되게 한다.

계속해서, 제1c도와 같이, 550℃ 이하의 온도에서 LTO 산화막이나 PE(Plasma Enhanced) 산화막과 같은 저온 산화막 또는 PE 질화막과 같은 저온 질화막인 절연막(7)을 500~1000Å정도 형성시키고, 전하저장전극 마스크를 사용하여 상기 절연막(7) 및 비정질실리콘막(6,5,4,3,2)을 차례로 식각한다.

이때, 특히 전극구조의 맨 상부층인 비정질실리콘막(6)은 저온 절연막(7)에 의해서 후속 습식식각 공정시 손상을 입지 않게 된다.

계속해서, 웨이퍼를 600~700℃의 온도범위에서 30분에서 90분 정도 N₂나 Ar과 같은 불활성기체 분위기에서 열처리한다.

이때의 기술이 본 특허의 핵심기술중의 하나로써, 700℃에서 90분 이상 또는 그이상의 온도에서 열처리를 실시하면, 상기 인이 도핑된 비정질실리콘막(3,5)내에 함유되어 있는 인들이 주위의 비정질실리콘막(2,4,6)으로 확산되어 후공정의 선택적 습식식각 특성에 영향을 주어 원하는 전하저장전극의 형태를 형성할 수 없다.

또한 상기 제시된 600~700℃의 온도범위에서 30분에서 90분 정도 웨이퍼를 열처리하게 되면 인이 도핑된 비정질실리콘막(3,5)내에 함유되어 있는 인들이 단지 활성화될 뿐 상하의 층(layer)에 확산되지는 않는다.

다음으로, 제1d도에 도시된 바와 같이 질산, 초산, 불산, 순수(DI wafer)으로된 습식식각 용액에서 예정된 시간동안 습식식각하게 되면, 상기 도핑된 비정질실리콘막(3,5)과 비도핑된 비정질실리콘막(2,4,6)의 선택적 식각 특성에 의하여 도핑된 비정질실리콘막(3,5)은 식각속도가 비도핑된 비정질실리콘막(2,4,6)에 비하여 매우 빠르므로, 본 발명에서 원하고자 하는 전하저장전극의 윤곽이 형성되고, 후속 열적공정에 의해 도핑된 비정질실리콘막(3,5)의 남은 층에서 상기 제1c도에서 설명한 바와 같이 과포화된 인들이 주위의 비도핑된 비정질실리콘막(2,4,6)으로 확산되어 전하저장전극용 도전층으로 형성하게 된다.

또한, 전극구조의 맨 상부층인 비정질실리콘막(6)은 그 상부의 절연막(7)에 의해 식각용액에 노출되지 않으므로 표면이 거칠어지는 단점 및 손상에 의한 두께 감소 현상도 충분히 해결할 수 있어 전하저장전극의 프로파일이 더욱 좋아지게 된다.

이상에서 설명한 바와 같이 이루어지는 본 발명은, 핀수를 조절하기 위하여 도핑된 또는 비도핑된 비정질실리콘막의 증착 횟수를 조절할 수 있으며, 기존 공정에 비해서 핀수에 관계없이 모든 공정을 한 튜브내에서 일시에 형성하므로써 공정의 단순화, 제조비용 절감, 불순물(particle)이나 결함에 의한 소자의 특성 저하를 방지하여 수율을 향상시키는 효과가 있다.

Claims (2)

1. 전하저장전극 콘택홀이 형성된 웨이퍼를 준비하는 단계; 500℃ 내지 550℃의 온도에서 도핑된 비정질실리콘막과 비도핑된 비정질실리콘막을 번갈아가면서 다수번 반복 적층하는 단계; 최상부층의 상기 비정질실리콘막 상에 500℃ 내지 550℃의 온도에서 절연막을 형성하는 단계; 상기 절연막 및 적층된 비정질실리콘막들을 선택식각하여 패터닝하는 단계; 웨이퍼를 600~700℃의 온도에서 열처리하는 단계; 및 상기 도핑된 비정질실리콘막과 상기 비도핑된 비정질실리콘막의 식각선택비가 주어지는 습식식각용액에서 습식식각하는 단계를 포함하여 이루어지는 반도체 소자의 전하저장전극 형성 방법.
2. 제1항에 있어서, 상기 절연막은 산화막 또는 질화막임을 특징으로 하는 전하저장전극 형성 방법.