KR0137984B1 - 반도체소자의 저장전극 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 저장전극 제조방법에 관한 것으로, 반도체기판 상부에 하부절연층을 증착한 다음, 그 상부에 도핑되지 않은 다결정실리콘막과 도핑된 다결정실리콘막을 번갈아서 증착하되 최상부에 도핑되지 않은 다결정실리콘막을 증착하고 저장전극 콘택마스크를 이용하여 콘택홀을 형성한 다음, 도핑되지 않은 층과 도핑된 층과의 식각선택비를 이용하여 도핑된 층을 측면식각하고 전체구조상부에 도핑되지 않은 층을 일정두께 증착한 다음, 저장전극 마스크를 이용하여 저장전극을 형성함으로써 파티클 및 결함에 의한 저장전극의 손상을 없애고 표면적을 최대화시켜 형성하는 캐패시터의 축전용량을 최대로 할 수 있으며 공정을 단축시켜 단가를 절감시키고 반도체소자의 생산성, 신뢰성을 향상시키고 소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 저장전극 제조방법

제1도는 내지 제4도는 본 발명의 실시예에 의한 반도체소자의 저장전극 제조공정을 도시한 단면도.

*도면의 주요 부분에 대한 부호의 설명*

1 : 반도체기판2 : 하부절연층

3 : 제1저장전극용 다결정실리콘막4 : 제2저장전극용 다결정실리콘막

5 : 제3저장전극용 다결정실리콘막6 : 제4저장전극용 다결정실리콘막

7 : 제5저장전극용 다결정실리콘막8 : 제6저장전극용 다결정실리콘막

9 : 제7저장전극용 다결정실리콘막10 : 제8저장전극용 다결정실리콘막

11 : 저장전극 마스크20 : 콘택홀

본 발명은 반도체소자의 저장전극 제조방법에 관한 것으로, 반도체기판 상부에 하부절연층을 증착한 다음, 그 상부에 도핑되지 않은 다결정실리콘막과 도핑된 다결정실리콘막을 번갈아서 증착하되 최상부에 도핑되지 않은 다결정실리콘막을 증착하고 저장전극 콘택마스크를 이용하여 콘택홀을 형성한 다음, 도핑되지 않은 층과 도핑된 층과의 식각선택비를 이용하여 도핑된 층을 측면식각하고 전체구조상부에 도핑되지 않은 층을 일정두께 증착한 다음, 저장전극 마스크를 이용하여 저장전극을 형성함으로써, 파티클 및 결함에 의한 저장전극의 손상을 없애고 표면적을 최대화시켜 형성하는 캐패시터의 축전용량을 최대로 할 수 있으며 공정을 단축시켜 단가를 절감시키고 반도체소자의 생산성, 신뢰성을 향상시키고 소자의 고집적화를 가능하게 하는 기술이다. 반도체소자가 고집적화 되어감에 따라 셀의 면적은 급격하게 축소되고, 셀 면적의 축소에도 불구하고 소자동작에 필요한 셀당 일정용량이상의 캐패시터 용량을 확보해야 하는 어려움이 있다.

이들 어려움을 해결하기 위하여 개발된 여러가지 3차원의 저장전극가운데 핀형(fin) 구조는 그 제조공정이 비교적 단순하여 널리 이용되어 왔으나, 셀 면적 축소에 따른 일정한 캐패시터 용량의 확보를 위하여 핀의 수를 늘려야 하는데 상기 핀의 수를 늘리기 위해, 희생막으로써 CVD 산화막과 전기전도 박막으로서 다결정실리콘막을 반복해서 여러층을 형성해야 하기 때문에 공정회수가 증가하고 많은 CVD 공정으로 인한 파티클(particle) 및 결함(defect) 증가로 인한 수율을 저하시킨다.

따라서, 본 발명에서는 상기의 문제점을 해결하기 위하여, 도핑되지 않은 다결정실리콘막과 도핑된 다결정실리콘막을 번갈아서 적층하되 최상부에는 도핑되지 않은 다결정실리콘막을 증착하고 저장전극 콘택홀을 형성한 다음, 상기 도핑된 다결정실리콘막과 도핑되지 않은 다결정실리콘막의 식각선택비 차이를 이용하여 표면적이 최대화된 반도체소자의 저장전극을 제조하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 저장전극 제조방법은, 반도체소자의 저장전극 제조방법에 있어서, 반도체기판 상부에 하부절연층을 형성하고 그 상부에 불순물이 도핑되지 않은 제1저장전극용 다결정실리콘막, 도핑된 제2저장전극용 다결정실리콘막, 도핑되지 않은 제3저장전극용 다결정실리콘막, 도핑된 제4저장전극용 다결정실리콘막, 도핑되지 않은 제5저장전극용 다결정실리콘막, 도핑된 제6저장전극용 다결정실리콘막 및 도핑되지 않은 제7저장전극용 다결정실리콘막을 순차적으로 증착하는 공정과, 저장전극 콘택마스크를 이용한 식각공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성하는 공정과, 상기 곤택홀 내측에 상기 불순물이 도핑된 제2,4,6저장전극용 다결정실리콘막을 습식방법으로 측면식각하되, 상기 불순물이 도핑되지 않은 제1,3,5,7저장전극용 다결정실리콘막과의 식각선택비 차이를 이용하여 실시하는 공정과, 전체구조상부에 불순물이 도핑되지 않은 제8저장전극용 다결정실리콘막을 증착하는 공정과, 상기 콘택홀 상부를 매립하는 저장전극 마스크를 감광막으로 형성하는 공정과, 상기 저장전극 마스크를 이용하여 상기 제8,7,6,4,3,2,1저장전극용 다결정실리콘막을 식각하는 공정과, 상기 불순물이 도핑된 제2,4,6저장전극용 다결정실리콘막의 노출면을 습식방법으로 측면식각하되, 상기 불순물이 도핑되지 않은 제1,3,5,7저장전극용 다결정실리콘막과의 식각선택비 차이를 이용하여 실시하는 공정과, 상기 저장전극 마스크를 제거하는 공정과, 상기 저장전극 마스크를 제거하는 공정과, 후속열공정으로 상기 불순물이 도핑되지 않은 다결정실리콘막에 불순물을 확산시키는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.

제1도 내지 제4도는 본 발명의 실시예로 반도체소자의 저장전극 제조공정을 도시한 단면도이다.

제1도는 반도체기판(1) 상부에 하부절연층(2)을 형성한 다음, 그 상부에 도핑되지 않은 저장전극용 다결정실리콘막과 도핑된 다결정실리콘막을 번갈아서 증착하되 최상부에는 도핑되지 않은 다결정실리콘막을 증착한 것을 도시한 단면도로서, 상기 하부절연층(2)의 상부에 제1저장전극용 다결정실리콘막(3), 제2저장전극용 다결정실리콘막(4), 제3저장전극용 다결정실리콘막(5), 제4저장전극용 다결정실리콘막(6), 제5저장전극용 다결정실리콘막(7), 제6저장전극용 다결정실리콘막(8) 및 제7저장전극용 다결정실리콘막(9)을 순차적으로 증착한 것이다.

여기서, 상기 제1,3,5,7저장전극용 다결정실리콘막(3,5,7,9)는 도핑되지 않은 다결정실리콘을 사용하고, 상기 제2,4,6저장전극용 다결정실리콘막(4,6,8)은 도핑된 다결정실리콘막을 사용하여 형성하며, 소자분리산화막, 워드라인 및 비트라인은 생략된 것이다.

일반적으로, 다결정실리콘은 부도체로서 엔형 또는 피형의 불순물을 주입하여 도체로 사용한다. 여기서, 상기 도핑되지 않은 다결정실리콘막은 별도의 불순물 주입공정을 실시하지 않은 것을 의미하며, 상기 도핑된 다결정실리콘막은 별도의 불순물 주입공정을 실시하여 형성한 것으로 도체로 사용된 것이다.

그리고, 상기 도핑되지 않은 다결정실리콘막과 도핑된 다결정실리콘막은 부도체와 도체의 경우와 같이 습식식각용액에 의한 식각공정시 식각속도 차이가 발생한다.

제2도는 상기 제7저장전극용 다결정실리콘막(9)의 상부에 감광막을 이용하여 저장전극 콘택마스크(도시안됨)를 형성하고 상기 콘택마스크를 이용하여 저장전극 콘택홀(20)을 형성한 다음, 상기 콘택마스크를 제거하고 습식방법으로 도핑된 층과 도핑되지 않은 층간의 식각선택비 차이를 이용하여 상기 콘택홀(20)의 측벽에 형성된 상기 도핑된 다결정실리콘막(4,6,8)을 측면식각한 다음, 전체 구조상부에 일정두께의 제8저장전극용 다결정실리콘막(10)를 증착한 것을 도시한 단면도로서, 상기 제8저장전극용 다결정실리콘막(10)은 상기 콘택홀(20)을 통하여 상기 반도체기판(1)과 접속되도록 한 것이다.

여기서, 상기 도핑된 층과 도핑되지 않은 층간의 식각선택비 차이를 이용한 측면식각공정은, 불순물이 도핑된 층과 불순물이 도핑되지 않은 층간의 식각 속도 차이를 이용하여 실시하는 것으로서, 상기 식각선택비는 식각공정시 식각되는 정도를 비율로 도시한 것을 말한다.

제3도는 상기 제8저장전극용 다결정실리콘막(10)의 상부에 평탄화되도록 감광막을 이용하여 저장전극 마스크(11)를 형성한 다음, 상기 저장전극 마스크(11)을 이용하여 상기 제8,7,6,5,4,3,2,1저장전극용 다결정실리콘막(10,9,8,7,6,5,4,3)을 순차적으로 식각하고 습식방법으로 도핑된 층과 도핑되지 않은 층간의 식각 선택비를 이용하여 상기 도핑된 다결정실리콘막(4,6,8)을 측면식각한 것을 도시한 단면도이다.

제4도는 상기 저장전극 마스크(11)를 제거한 것을 도시한 단면도로서, 여기서, 후속 열공정시 도판트(dopant)가 저장전극 전체에 확산되어 표면적이 최대로 된 저장전극을 형성한 것이다.

상기한 본 발명에 의하면, 종래기술에 의한 핀형 저장전극 형성시 발생되는 파티클과 결함에 의한 문제를 해결할 수 있으며 공정이 단축되어 단가를 절감할 수 있어 반도체소자의 생산성, 고집적화 및 신뢰성을 향상시킬 수 있다.

Claims (1)

1. 반도체소자의 저장전극 제조방법에 있어서, 반도체기판 상부에 하부절연층을 형성하고 그 상부에 불순물이 도핑되지 않은 제1저장전극용 다결정실리콘막, 도핑된 제2저장전극용 다결정실리콘막, 도핑되지 않은 제3저장전극용 다결정실리콘막, 도핑된 제4저장전극용 다결정실리콘막, 도핑되지 않은 제5저장전극용 다결정실리콘막, 도핑된 제6저장전극용 다결정실리콘막 및 도핑되지 않은 제7저장전극용 다결정실리콘막을 순차적으로 증착하는 공정과, 저장전극 콘택마스크를 이용한 식각공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성하는 공정과, 상기 콘택홀 내측에 상기 불순물이 도핑된 제2,4,6저장전극용 다결정실리콘막을 습식방법으로 측면식각하되, 상기 불순물이 도핑되지 않은 제1,3,5,7저장전극용 다결정실리콘막과의 식각선택비 차이를 이용하여 실시하는 공정과, 전체구조상부에 불순물이 도핑되지 않은 제8저장전극용 다결정실리콘막을 증착하는 공정과, 상기 콘택홀 상부를 매립하는 저장전극 마스크를 감광막으로 형성하는 공정과, 상기 저장전극 마스크를 이용하여 상기 제8,7,6,5,4,3,2,1저장전극용 다결정실리콘막을 식각하는 공정과, 상기 불순물이 도핑된 제2,4,6저장전극용 다결정실리콘막의 노출면을 습식방법으로 측면식각하되, 상기 불순물이 도핑되지 않은 제1,3,5,7저장전극용 다결정실리콘막과의 식각선택비 차이를 이용하여 실시하는 공정과, 상기 저장전극 마스크를 제거하는 공정과, 후속열공정으로 상기 불순물이 도핑되지 않은 다결정실리콘막에 불순물을 확산시키는 공정을 포함하는 반도체소자의 저장전극 제조방법.