KR0172771B1 - 반도체 소자의 전하저장전극 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 전하저장전극 형성 방법에 있어서; 전하저장전극 콘택홀을 형성하고 전하저장전극용 제1전도막을 형성하는 단계; 상기 제1전도막 상에 소정 용액에서 습식식각 선택비가 서로 다른 다수의 산화막을 적층 형성하는 단계; 전하저장전극 마스크를 형성하고 상기 산화막들 및 제1전도막을 건식식각 하는 단계; 상기 전하저장전극 마스크가 형성된 상태에서 상기 산화막들을 습식식각하여 산화막들의 측벽이 요철 형상을 갖도록 하는 단계; 상기 전하저장전극 마스크를 제거하는 단계; 전체구조 상부에 전하저장전극용 제2전도막을 증착하고 다시 전면 식각하여 상기 요철진 산화막들의 측벽에 제2전도막 기둥을 형성하는 단계; 및 상기 산화막들을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 실린더 형태의 모양을 갖되 단차가 크게 발생하지 않으면서 표면적이 증대되어, 고집적 메모리 소자의 캐패시턴스 확보 및 후속 공정을 용이하게 할 수 있다.
Description
제1도는 종래의 실린더형 전하저장전극 단면도.
제2도는 종래의 핀형 전하저장전극 단면도.
제3a도 및 제3b도는 본 발명의 일실시예에 따른 전하저장전극 형성 공정도.
제4a도 및 제4b도는 본 발명의 다른 실시예에 따른 전하저장전극 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 층간산화막
32 : 전하저장전극용 제1폴리실리콘막
33 : 저농도의 인이 도핑된 PSG막
34 : 고농도의 인이 도핑된 PSG막
35 : MTO 산화막
36 : 감광막 패턴(전하저장전극 마스크)
37 : 제2폴리실리콘막 기둥
본 발명은 반도체 소자의 제조공정에서 캐패시터의 하부전극인 전하저장전극 형성 방법에 관한 것으로, 간단한 공정으로 캐패시턴스를 확보하기 위한 반도체 소자의 전하저장전극 형성 방법에 관한것이다. 반도체 소자가 점차 고집적화 되어감에 따라 전하저장전극 형성 영역의 감소로 인하여 표면적을 넓히기 위한 다양한 구조의 전하저장전극 형성 방법이 개발되고 있다.
제1도는 종래의 실린더형 전하저장전극 단면도로서, 그 제조 공정을 간단히 살펴보면, 먼저, 층간산화막(11)을 선택 식각하여 전하저장전극 콘택홀을 형성한 다음, 전하저장전극용 제1폴리실리콘막(12) 및 폴리실리콘막과 식각선택비를 갖는 희생산화막을 차례로 형성하고, 전하저장전극 마스크를 사용하여 상기 희생산화막, 제1폴리실리콘막(12)을 식각한 다음, 패터닝된 희생산화막 및 제1폴리실리콘막 측벽에 전하저장전극용 제2폴리실리콘막 기둥(13)을 형성한 다음, 희생산화막을 제거한다. 제2도는 종래의 핀형 전하저장전극 단면도로서, 그 제조 공정을 간단히 살펴보면, 층간산화막(21)을 선택 식각하여 전하저장전극 콘택홀을 형성한 다음, 전하저장전극용 제1폴리실리콘막(22), 폴리실리콘막과 식각선택비를 갖는 산화막 또는 질화막과 같은 절연막을 차례로 형성하고, 콘택 마스크를 사용하여 절연막을 패터닝한 다음, 전하저장전극용 제2폴리실리콘막(23)을 그 상부에 형성하고, 전하저장전극 마스크를 사용하여 제2폴리실리콘막(23), 절연막, 제1폴리실리콘막(22)을 차례로 건식식각한 다음, 절연막을 제거한다.
상기와 같이 종래에는 실린더형 또는 핀형 등의 3차원적 형상을 갖는 전하저장전극을 형성함으로써, 전하저장전극의 표면적을 극대화하여 고집적화에 대응하는 캐패시턴스를 확보하려 하였으나, 반도체 소자가 점차 더 고집적화 되어감에 따라 원하는 캐패시턴스를 확보할 수는 없었으며, 실린더형의 경우에는 단차가 심해짐으로서 후속 공정의 금속 배선 공정 등에서 문제점을 발생시킬 수 있으며, 핀형의 경우에는 콘택마스크를 2번 사용하여야 한다는 단점이 있다.
따라서, 본 발명은 단차의 완화 및 공정의 단순화를 가져오는 고집적 소자의 전하저장전극 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 전하저장전극 콘택홀을 형성하고 전하저장전극용 제1전도막을 형성하는 단계; 상기 제1전도막 상에 소정 용액에서 습식식각 선택비가 서로 다른 다수의 산화막을 적층 형성하는 단계; 전하저장전극 마스크를 형성하고 상기 산화막들 및 제1전도막을 건식식각하는 단계; 상기 전하저장전극 마스크가 형성된 상태에서 상기 산화막들을 습식식각하여 산화막들의 측벽이 요철 형상을 갖도록 하는 단계; 상기 전하저장전극 마스크를 제거하는 단계; 전체구조 상부에 전하저장전극용 제2전도막을 증착하고 다시 전면식각하여 상기 요철진 산화막들의 측벽에 제2전도막 기둥을 형성하는 단계; 및 상기 산화막들을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 제3a도 및 제3b도는 본 발명의 일실시예에 따른 전하저장전극 형성 공정도로서, 먼저, 제3a도는 층간산화막(31)을 선택 식각하여 전하저장전극 콘택홀을 형성한 다음, 전하저장전극용 제1폴리실리콘막(32)을 형성하고, 희생산화막을 형성하는데, 이때 희생산화막을 저농도의 인(Phosphorus)이 도핑된 산화믹인 PSG(Phosphoric Silica Glass)막(33), 고농도의 인이 도핑된 PSG막(34)을 각각 1000Å, MTO(Medium Temperature Oxide)산화막(35)을 1500Å두께로 하여 차례로 형성한다. 이때, PSG막 (33a,33b,
34a,34b) 인의 농도를 조절해 가면서 인-시취(In-Situ)로 형성한다. 그리고 계속해서, 전하저장전극 마스크인 감광막 패턴(36)을 형성하고, 이를 식각장벽으로하여 MTO 산화막(35), PSG먁(34,33) 및 제1폴리실리콘막(32)을 건식식각하고, 감광막(36)을 제거하지 않은 상태에서 묽은 불산 용액(BOE)에 웨이퍼를 처리하여 습식으로 상기 MTO 산화막(35)은 가장 빠른 습식식각비를 나타내며, 고농도의 PSG막(33)은 저농도의 PSG막(34)보다 높은 식각선택비를 나타내게 됨으로, 도면에 도시된 바와 같이 계단형의 피라미드 형태로 산화막(33,34,35)을 형성할 수 있다.
이어서, 제3b도와 같이 감광막(36)을 제거하고, 전체구조 상부에 전하저장전극용 제2폴리실리콘막을 증착한 후 다시 전면식각하여 제2폴리실리콘막 기둥(37)을 형성한 다음, 상기 MTO 산화막(35)및 PSG막(33,34)을 제거하면, 도면에 도시된 바와 같이 종래의 실린더형 구조의 전하저장전극보다 감소된 단차에서 증가된 정전용량을 확보할 수 있는 전하저장전극이 형성된다.
제4a도 및 제4b도는 상기 제3a도 및 제3b도와 동일하게 공정을 진행하되 단지 희생산화막을 MTO 산화막(35)을 1500Å, 고농도의 인이 도핑된 PSG막(34) 및 저농도의 인이 도핑된 PSG막(33)이 차례로 적층된 구조로 형성함으로써, BOE 용액에 의한 습식식각으로 인해 희생산화막의 형상이 계단형으로 형성되 피라미드 반대 형상으로 형성되게 하는 것이다.
상술한 바와 같이, 본 발명에 따른 전하저장전극은 실린더 형태의 모양을 갖되 단차가 크게 발생하지 않으면서 표면적이 증대되어, 고집적 메모리 소자의 캐패시턴스 확보 및 후속 공정을 용이하게 할 수 있다.
Claims (4)
- 반도체 소자의 전하저장전극 형성 방법에 있어서; 전하저장전극 콘택홀을 형성하고 전하저장전극용 제1전도막을 형성하는 단계; 상기 제1전도막 상에 소정 용액에서 습식식각 선택비가 서로 다른 다수의 산화막을 적층 형성하는 단계; 전하저장전극 마스크를 형성하고 상기 산화막들 및 제1전도막을 건식식각 하는 단계; 상기 전하저장전극 마스크가 형성된 상태에서 상기 산화막들을 습식식각하여 산화막들의 측벽이 요철 형상을 갖도록 하는 단계; 상기 전하저장전극 마스크를 제거하는 단계; 전체구조 상부에 전하저장전극용 제2전도막을 증착하고 다시 전면식각하여 상기 요철진 산화막들의 측벽에 제2전도막 기둥을 형성하는 단계; 및 상기 산화막들을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제1항에 있어서, 상기 산화막들의 습식식각 선택비는 상층으로 갈수록 점차 커지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제1항에 있어서, 상기 산화막들의 습식식각 선택비는 상층으로 갈수록 점차 적어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성 방법.
- 제1항에 있어서, 상기 소정 용액은 묽은 불산 용액(BOE)인 것을 특징으로 반도체 소자의 전하저장전극 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950050983A KR0172771B1 (ko) | 1995-12-16 | 1995-12-16 | 반도체 소자의 전하저장전극 형성 방법 |
Applications Claiming Priority (1)
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| KR1019950050983A KR0172771B1 (ko) | 1995-12-16 | 1995-12-16 | 반도체 소자의 전하저장전극 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR970054016A KR970054016A (ko) | 1997-07-31 |
| KR0172771B1 true KR0172771B1 (ko) | 1999-02-01 |
Family
ID=19440768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019950050983A KR0172771B1 (ko) | 1995-12-16 | 1995-12-16 | 반도체 소자의 전하저장전극 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172771B1 (ko) |
-
1995
- 1995-12-16 KR KR1019950050983A patent/KR0172771B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR970054016A (ko) | 1997-07-31 |
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