KR100349697B1 - 실릴레이션에 의한 패턴묘사를 이용한 반도체소자의 커패시터형성방법 - Google Patents

Abstract

본 발명은 반도체기판상에 커패시터 전하저장전극 형성을 위한 도전층을 형성하는 단계와, 상기 도전층상에 제1감광막을 도포하고 소정의 마스크패턴에 따라 그 표면부위를 선택적으로 노광하고 실릴레이션을 실시하는 단계, 상기 제1감광막상에 제2감광막을 도포하고 소정의 마스크패턴에 따라 그 표면부위를 선택적으로 노광하고 실릴레이션을 실시하는 단계, 상기 제2감광막의 실릴레이션된 부분을 마스크로 이용하여 제1 및 제2감광막을 식각하는 단계, 상기 식각된 감광막 패턴의 측면에 폴리머 측벽을 생성하는 단계, 상기 감광막패턴과 폴리머 측벽을 마스크로 이용하여 폴리머 측벽 외측의 상기 도전층 부분을 소정두께 식각하는 단계, 상기 제1감광막의 실릴레이션된 부분을 마스크로 이용하여 제1 및 제2감광막을 식각하는 단계, 상기 식각된 감광막 패턴의 측면에 폴리머 측벽을 생성하는 단계, 남아 있는 감광막을 제거하는 단계, 상기 폴리머 측벽들을 마스크로 이용하여 상기 도전층을 소정두께 식각하는 단계, 및 상기 남아 있는 폴리머를 제거하는 단계를 포함하는 TIPS를 이용한 반도체소자의 커패시터 형성방법을 제공한다.

Description

실릴레이션에 의한 패턴묘사를 이용한 반도체소자의 커패시터 형성방법{Method of fabricating capacitor of semiconductor device using top surface image process by silylation}

본 발명은 TIPS(top surface image process by silylation)를 이용한 반도체소자의 커패시터 형성방법에 관한 것으로, 감광막을 이층으로 코팅하고 폴리머를 이용하여 실린더형 커패시터를 형성하는 방법에 관한 것이다.

반도체 메모리소자의 고집적화로 인해 소자의 설계마진이 감소함에 따라 큰 전하저장용량값을 가지는 커패시터에 대한 필요성이 더욱 높아지고 있다. 이를 충족시키기 위한 방법은 크게 두가지로 나눌 수 있다. 첫째는 고유전상수값을 갖는 강유전체의 개발이고, 둘째는 커패시터의 물리적 형상 변화를 통한 커패시터의 전극면적 증대이다. 특히 전극의 면적을 증대시키기 위한 많은 연구가 이루어졌으나, 집적도가 높아짐에 따라 기존의 커패시터 형상으로는 충분한 전하저장이 어려운 실정이다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 이중층의 감광막을 사용한 TIPS에 의해 보다 큰 전하저장용량을 갖는 실린더구조의 커패시터를 형성하는 방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 TIPS를 이용한 반도체소자의 커패시터 형성방법은 반도체기판상에 커패시터 전하저장전극 형성을 위한 도전층을 형성하는 단계와, 상기 도전층상에 제1감광막을 도포하고 소정의 마스크패턴에 따라 그 표면부위를 선택적으로 노광하고 실릴레이션을 실시하는 단계, 상기 제1감광막상에 제2감광막을 도포하고 소정의 마스크패턴에 따라 그 표면부위를 선택적으로 노광하고 실릴레이션을 실시하는 단계, 상기 제2감광막의 실릴레이션된 부분을 마스크로 이용하여 제1 및 제2감광막을 식각하는 단계, 상기 식각된 감광막 패턴의 측면에 폴리머 측벽을 생성하는 단계, 상기 감광막패턴과 폴리머 측벽을 마스크로 이용하여폴리머 측벽 외측의 상기 도전층 부분을 소정두께 식각하는 단계, 상기 제1감광막의 실릴레이션된 부분을 마스크로 이용하여 제1 및 제2감광막을 식각하는 단계, 상기 식각된 감광막 패턴의 측면에 폴리머 측벽을 생성하는 단계, 남아 있는 감광막을 제거하는 단계, 상기 폴리머 측벽들을 마스크로 이용하여 상기 도전층을 소정두께 식각하는 단계, 및 상기 남아 있는 폴리머를 제거하는 단계를 포함한다.

도 1a 내지 1i는 본 발명에 의한 TIPS를 이용한 반도체소자의 커패시터 전하저장전극 형성방법을 도시한 공정순서도.

*도면의 주요부분에 대한 부호의 설명*

1.폴리실리콘층 2.반사방지층

3.제1감광막 4.제2감광막

3A,4A.실릴레이션층 5,6.폴리머

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 1a 내지 1i는 본 발명에 의한 TIPS를 이용한 실린더 구조의 커패시터의 전하저장전극 형성방법을 공정순서에 따라 도시한 것이다.

먼저, 도 1a를 참조하면, 반도체기판(도시하지 않음)상에 커패시터 전하저장전극 형성을 위한 도전층으로서, 예컨대 폴리실리콘(1)을 증착하고, 이위에 반사방지층(anti-reflection coating)(2)을 형성한다. 이어서 반사방지층(2)상에 제1감광막(3)을 도포한 후, 소정의 마스크패턴에 따라 그 표면부위를 선택적으로 노광하고 실릴레이션을 실시하여 상기 제1 감광막(3) 표면에 일정 간격을 두고 이웃하는 제1 실릴레이션층(3A)을 형성한다. 이어서 제1감광막(3) 및 상기 제1 실릴레이션층(3A)상에 제2감광막(4)을 도포한 후, 소정의 마스크패턴에 따라 제2 감광막(4)을 선택적으로 노광하고 실릴레이션을 실시하여 그 중심부가 상기 제1 감광막(3)과 중첩되고 그 양단부가 상기 제1 실릴레이션층(3A)과 중첩되는 제2 실릴레이션층(4A)을 제2 감광막(4) 표면에 형성한다.

다음에 도 1b에 나타낸 바와 같이 상기 제 2감광막(4)의 표면에 형성된 제2 실릴레이션층(4A)을 식각마스크로 이용하여 제2 감광막(4)을 식각한다. 이때, 식각제로 O₂/SO₂/He 계열을 이용하여 제2 실릴레이션층(4A)을 제1 산화막(4B)으로 변화시킨다. 그리고 제2 감광막(4)의 식각 과정에서 노출된 제1 실릴레이션층(3A) 부분을 제거하기 위해 B.T(breakthrough) 단계에서 CF₄로 제1 실릴레이션층(3A)을 제거한다. 이때 제1 산화막(4B)이 식각마스크로써 역할한다. 그 후, 노출된 제1 감광막(3)을 식각한다.

이어서 도 1c에 도시한 바와 같이 제1 감광막(3), 제1 실릴레이션층(3A) 및 상기 제2 감광막(4) 패턴의 측면에 HBr가스를 이용하여 폴리머(5)을 생성한다.

다음에 도 1d에 나타낸 바와 같이 감광막(3,4) 패턴과 폴리머(5)를 식각마스크로 이용하여 폴리머(5)로 덮이지 않은 반사방지층(2) 및 폴리실리콘층(1)을 Cl₂가스를 이용하여 소정두께 부분적으로 식각한다.

이어서 도 1e에 나타낸 바와 같이 O₂/SO₂/He 계열의 식각제를 이용해 상기 제1및 제2 감광막(3,4)을 식각하는바, 이때, 제1 실릴레이션층(3A)이 식각마스크로 작용하여 그 하부의 제1 감광막(3)은 식각이 되지않고, 감광막 식각시 에천트(etchant)인 O₂가 실릴레이션된 Si과 반응하여 제1감광막(3)의 실릴레이션된 부분(3A)이 제2 산화막(3B)으로 변하게 된다.

다음에 도 1f에 나타낸 바와 같이 상기 식각된 제1 감광막(3) 패턴의 타측면에 다시 HBr가스를 이용하여 폴리머(6)을 생성한다.

이어서 도 1g에 나타낸 바와 같이 남아 있는 제1 감광막(3)을 제거한다. 이때, 제1 감광막 식각시 하부층인 폴리실리콘과의 선택비가 수십:1 이상이 되도록 하여 식각을 실시한다.

다음에 도 1h에 나타낸 바와 같이 상기 폴리머 측벽들(5,6)을 마스크로 이용하여 하부의 폴리실리콘층(1)을 Cl₂가스를 이용하여 소정두께 식각한 다음 도 1i에 나타낸 바와 같이 남아 있는 폴리머(5,6)를 제거함으로써 이중 실린더구조의 커패시터 전하저장전극(1A)을 완성한다.

상기한 식각공정들은 모두 인시튜(in-situ)로 진행하며, 식각장비는 ICP, TCP, MERIE등을 사용한다.

상기와 같은 방법으로 폴리실리콘층을 식각하여 전하저장전극을 형성할 경우, 표면적을 기존의 실린더형 전하저장전극에 비해 더욱 확보할 수 있고, 식각단계가 기존의 공정보다 많지만 모두 인시튜(in-situ)로 진행 가능하므로 공정 지연시간을 크게 발생하지 않는다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의하면, 이중 감광막층의 실릴레이션을 이용하고 감광막 식각시 생성된 폴리머를 사용하여 실린더형 전하저장전극을 형성함으로써 대용량의 전하저장용량을 확보할 수 있다.

Claims (10)

1. 반도체기판 상에 커패시터 전하저장전극 형성을 위한 도전층을 형성하는 제1 단계;

   상기 도전층 상에 제1 감광막을 도포하고 상기 제1 감광막 표면을 선택적으로 노광하고 실릴레이션을 실시하여 상기 제1 감광막 표면에 일정 간격을 두고 이웃하는 제1 실리레이션층을 형성하는 제2 단계;

   상기 제1 실리레이션층 및 상기 제1 감광막 상에 제2 감광막을 도포하고 상기 제2 감광막 표면을 선택적으로 노광하고 실릴레이션을 실시하여, 그 중심부가 상기 제1 감광막과 중첩되고 그 양단부가 상기 제1 실리레이션층에 중첩되는 제2 실리레이션층을 형성하는 제3 단계;

   상기 제2 실릴레이션층을 식각마스크로 이용하여 상기 제2 감광막을 식각하되, 산소가 포함된 식각제를 이용하여 상기 제2 실리레이션층을 제1 산화막으로 변화시키고, 상기 제1 산화막을 식각마스크로 이용하여 상기 제1 실릴레이션층 및 상기 제1 감광막을 선택적으로 식각하여 상기 도전층을 노출시키는 제4 단계;

   상기 제1 감광막, 상기 제1 실릴레이션층 및 상기 제2 감광막의 일측면에 제1 폴리머 측벽을 생성하는 제5 단계;

   상기 제1 산화막 및 상기 제1 폴리머 측벽을 식각마스크로 이용하여 상기 제1 폴리머 측벽 외측의 상기 도전층 부분을 소정두께 식각하는 제6 단계;

   상기 제1 산화막을 제거한 후, 상기 제2 감광막 및 상기 제1 감광막을 식각하되, 산소가 포함된 식각제를 이용하여 상기 제1 실리레이션층을 제2 산화막으로 변화시키고, 상기 제2 산화막 하부의 상기 제1 감광막을 잔류시키는 제7 단계;

   상기 제1 감광막 및 상기 제1 실릴레이션층의 타측면에 제2 폴리머 측벽을 생성하는 제8 단계;

   상기 제2 산화막 및 상기 제1 감광막을 제거하는 제9 단계;

   상기 제1 폴리머 측벽 및 상기 제2 폴리머 측벽을 식각마스크로 이용하여 상기 도전층을 소정두께 식각하여 이중 실린더 구조의 캐패시터 전하저장전극을 형성하는 10 단계; 및

   상기 제1 폴리머 측벽 및 상기 제2 폴리머 측벽을 제거하는 제11 단계

   를 포함하는 TIPS를 이용한 반도체소자의 커패시터 형성방법.
2. 제 2 항에 있어서,

   상기 도전층은,

   폴리실리콘층 및 상기 폴리실리콘층 상에 형성된 반사방지층을 포함하는 것을 특징으로 하는 TIPS를 이용한 반도체소자의 커패시터 형성방법.
3. 제 2 항에 있어서,

   상기 제4 단계 또는 상기 제7 단계는,

   O₂,SO₂및 He를 포함하는 식각제를 이용하는 것을 특징으로 하는 TIPS를 이용한 반도체소자의 커패시터 형성방법.
4. 제 2 항에 있어서,

   상기 제4 단계는,

   상기 제2 실릴레이션층을 식각 마스크로 이용하여 상기 제1 감광막을 식각하는 단계;

   상기 제1 감광막 식각 후 노출되는 상기 제1 실릴레이션층을 CF₄로 제거하는 단계; 및

   상기 제2 감광막을 식각하는 단계를 포함하는 것을 특징으로 하는 TIPS를 이용한 반도체소자의 커패시터 형성방법.
5. 제 2 항에 있어서,

   상기 제5 단계 또는 상기 제8 단계 각각은,

   상기 폴리머 생성시 HBr가스를 이용하는 것을 특징으로 하는 TIPS를 이용한 반도체소자의 커패시터 형성방법.
6. 제 2 항에 있어서,

   상기 제1 단계 내지 상기 제11 단계를 인시튜(in-situ)로 진행하는 것을 특징으로 하는 TIPS를 이용한 반도체소자의 커패시터 형성방법.
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