KR100388213B1 - 반도체 소자의 저장전극 형성방법 - Google Patents

반도체 소자의 저장전극 형성방법 Download PDF

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Abstract

본 발명은 메모리셀영역과 주변영역의 단차를 제거하여 후속의 CMP 공정의 여유도를 증가시킬 수 있는 반도체 소자의 저장전극 형성방법에 관한 것이다.
본 발명은 반도체 기판의 메모리셀영역과 주변영역상에 절연막, 희생절연막 및 비반사막을 순차 형성하는 공정과; 메모리셀영역의 준안정 폴리실리콘막이 노출되도록 비반사막상에 제1감광막 패턴을 형성하는 공정과; 메모리셀영역상의 기판표면이 노출되도록 메모리셀영역의 비반사막, 희생절연막 및 절연막을 상기 제1감광막을 마스크로 식각하여 메모리영역에 콘택홀을 형성하는 공정과; 상기 제1감광막을 제거하는 공정과; 상기 기판상에 저장전극용 폴리실리콘막과 준안정 폴리실리콘막을 형성하는 공정과; 상기 주변영역에서의 준안정 폴리실리콘막이 노출되도록 메모리셀영역의 준안정 폴리실리콘막상에 제2감광막을 형성하는 공정과; 상기 제2감광막을 마스크로 하여 상기 노출된 준안정 폴리실리콘막 및 그하부의 폴리실리콘막을 식각하여 주변영역에서의 비반사막을 노출시키는 공정과; 콘택홀에만 준안정 폴리실리콘막 및 폴리실리콘막을 남겨두는 공정과; 메모리셀영역에서의 희생절연막을 제거하여 저장전극을 형성하는 공정을 포함한다.

Description

반도체 소자의 저장전극 형성방법{method for forming a storage node in a semiconductor device}
본 발명은 반도체 소자의 저장전극 형성방법에 관한 것으로서, 보다 구체적으로는 메모리셀영역과 주변영역에서의 단차를 제거하여 공정여유도를 향상시킬 수 있는 반도체 소자의 저장전극 형성방법에 관한 것이다.
도 1a 내지 도 1c는 종래의 반도체 소자의 저장전극 형성공정도를 도시한 것이다.
도 1a 를 참조하면, 반도체 기판(10)의 메모리셀영역(10-1)과 주변영역(10-2)에 도면상에는 도시되지 않았으나, 필드 산화막, 워드라인, 소오스/드레인용 불순물 영역, 비트라인 및 콘택플러그 패드를 형성한다.
이어서, 기판전면에 걸쳐 후속 식각공정시 식각정지막으로 사용될 절연막(11)을 형성한다. 그 다음, 상기 절연막(11)상에 저장전극형성용 희생절연막(12)을 형성한다.
도 1b를 참조하면, 상기 희생절연막(12)을 감광막(13)을 이용하여 식각한 다음 감광막을 제거하여 콘택홀(14)을 형성한다.
도 1c를 참조하면, 상기 콘택홀(14)에 저장전극용 폴리실리콘막(15) 및 준안정 폴리실리콘막(MSP) (16)를 형성한 다음 희생절연막(12)을 HF 습식용액에 디핑하여 제거한다. 이때, 습식정지막이 주변영역에 형성되어 있지 않으므로, 희생절연막(12)은 메모리셀영역(10-1) 및 주변영역(10-2)에서 모두 제거된다. 이에 따라 메모리셀영역(10-1)과 주변영역(10-2)간에 1μm이상의 커다란 단차가 발생한다.
이후에 유전막으로서 ONO 막을 형성하게 되면 단차는 1.5μm이상으로 증가하게 된다.
상기한 바와같은 종래의 반도체소자의 저장전극 형성방법은 주변영역에 습식정지막이 형성되지 않아 희생절연막을 제거하기 위한 HF 용액에 디핑시 주변영역에서도 희생절연막이 제거되므로, 메모리셀영역과 주변영역간에 커다란 단차가 발생되는 문제점이 있었다.
또한, 후속 평탄화 공정시, 두꺼운 절연막을 증착한 다음 CMP 공정을 수행하게 되는데, 이때 메모리셀영역과 주변영역간의 단차가 1.5μm이상이 되면 평탄화를 위한 절연막의 두께가 증가하게 되고, 이에 따라 CMP 의 불균일도가 증대되어 후속 공정여유도가 없는 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위한 것으로서, 메모리셀영역과 주변영역에서의 단차를 제거하여 공정여유도를 향상시킬 수 있는 반도체소자의 저장전극 형성방법을 제공하는 데 그 목적이 있다.
도1a 내지 도 1c는 종래의 반도체 소자의 저장전극 형성공정도,
도2a 내지 도 2j 는 본 발명의 실시예에 따른 반도체 장치의 제조공정도,
(도면의 주요 부분에 대한 부호의 설명)
40 : 반도체 기판 41 : 식각정지막
42 : 희생절연막 43 : 비반사막
44 : 제1감광막 45 : 콘택홀
46 : 폴리실리콘막 47 : 준안정 폴리실리콘막
48 : 제2감광막 49 : 평탄화막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판의 메모리셀영역과 주변영역상에 절연막, 희생절연막 및 비반사막을 순차 형성하는 공정과; 메모리셀영역의 준안정 폴리실리콘막이 노출되도록 비반사막상에 제1감광막 패턴을 형성하는 공정과; 메모리셀영역상의 기판표면이 노출되도록 메모리셀영역의 비반사막, 희생절연막 및 절연막을 상기 제1감광막을 마스크로 식각하여 메모리영역에 콘택홀을 형성하는 공정과; 상기 제1감광막을 제거하는 공정과; 상기 기판상에 저장전극용 폴리실리콘막과 준안정 폴리실리콘막을 형성하는 공정과; 상기 주변영역에서의 준안정 폴리실리콘막이 노출되도록 메모리셀영역의 준안정 폴리실리콘막상에 제2감광막을 형성하는 공정과; 상기 제2감광막을 마스크로 하여 상기 노출된 준안정 폴리실리콘막 및 그하부의 폴리실리콘막을 식각하여 주변영역에서의 비반사막을노출시키는 공정과; 콘택홀에만 준안정 폴리실리콘막 및 폴리실리콘막을 남겨두는 공정과; 메모리셀영역에서의 희생절연막을 제거하여 저장전극을 형성하는 공정을 포함하는 반도체 소자의 저장전극 형성방법을 제공하는 것을 특징으로 한다.
상기 절연막은 희생절연막 식각시 식각정지막으로 작용하는데, 상기 절연막은 실리콘과잉 함유 옥시나이트라이드으로 이루어진다. 상기 희생절연막은 O3-PSG 막으로 이루어진다.
상기 희생절연막과 절연막은 인-시튜로 식각되어 메모리셀영역의 감광막 및 비반사막이 제거되는 것을 특징으로 한다.
콘택홀에만 폴리실리콘막과 준안정 폴리실리콘막을 남겨두는 공정에서, 에치백공정을 수행하여 메모리셀영역에서의 희생절연막상부의 폴리실리콘막, 준안정 폴리실리콘막 및 제2감광막을 제거하는데, 상기 에치백공정시 주변영역에서의 비반사막은 식각정지막으로 작용하는 것을 특징으로 한다.
콘택홀에만 폴리실리콘막과 준안정 폴리실리콘막을 남겨두는 공정에서, CMP 공정을 수행하여 메모리셀영역에서의 희생절연막상부의 폴리실리콘막, 준안정 폴리실리콘막 및 제2감광막을 제거하는데, 상기 CMP 공정시 주변영역에서의 비반사막은 식각정지막으로 작용하는 것을 특징으로 한다.
상기 메모리셀영역에서의 희생절연막 제거시 습식 HF 용액을 이용하여 제거하고, 상기 HF 처리시 주변영역에서의 비반사막은 습식정지막으로 작용하는 것을 특징으로 한다. 상기 비반사막은 옥시나이트라이드인 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 설명하면 다음과 같다.
도 2a 내지 도 2j는 본 발명의 일실시예에 따른 반도체소자의 저장전극 형성공정도를 도시한 것이다.
도 2a를 참조하면, 반도체 기판(40)의 메모리셀영역(40-1)과 주변영역(40-2)에 도면상에는 도시되지 않았으나, 필드 산화막, 워드라인, 소오스/드레인용 불순물 영역, 비트라인 및 콘택플러그 패드를 형성한다.
이어서, 기판전면에 걸쳐 후속의 식각공정시 식각정지막으로 사용될 절연막(41)으로서 실리콘과잉 함유 옥시나이트 라이드(silicon-rich oxy-nitride)를 형성한다. 그 다음, 상기 절연막(41)상에 저장전극형성용 희생막(42)으로서 O3-PSG 와 같은 산화막을 형성하고, 그위에 비반사막으로서 옥시나이트라이드(43)를 순차 형성한다.
도 2b를 참조하면, 상기 비반사막(43)상에 제 1 감광막(44)을 도포한 다음 메모리셀영역(40-1)에서 제1감광막(44)을 패터닝한다. 즉, 저장전극형성용 콘택홀을 형성하기 위한 감광 마스크 패턴을 형성한다.
도 2c를 참조하면, 상기 제1감광막(44)을 마스크로 하여 비반사막(43) 및 상기 희생절연막(42)을 식각하여 저장전극형성용 콘택홀(45)을 형성한다. 이때, 실리콘과잉 함유한 옥시나이트라이드(41)는 희생절연막(42)식각시 식각정지막으로 작용한다.
상기 콘택홀(45)을 형성한 후, 메모리셀영역(40-1)상에 남아있는식각정지막(41)을 제거하는데, 이때 희생절연막(42)상의 비반사막(43)도 함께 제거된다. 이때, 메모리셀영역(40-1)은 주변의 많은 산소원자가 존재하기 때문에 주변회로영역(40-2)에 비하여 제1감광막(44)의 손실이 빨리 진행한다.
따라서, 본 발명에서는 메모리셀영역(40-1)과 주변영역(40-2)에서의 제1감광막의 식각율의 차를 이용하여 감광막의 최적식각조건을 설정하여 주면, 메모리셀영역(40-1)의 비반사막(43)은 완전히 제거된다.
이러한 패턴밀도에 따른 감광막(44)의 손실의 차이로 인하여 주변영역(40-2)의 감광막은 그대로 남아있게 되어 그 하부의 비반사막(43)도 제거되지 않는다. 주변영역(40-2)에 남아있는 비반사막(43)은 후속 폴리실리콘/CMP 공정 및 습식식각처리(DIPPING)시 정지막으로 작용한다.
즉, 본 발명의 실시예에서는 저장전극 형성을 위한 희생절연막을 식각한 다음 곧바로(in-situ)로 희생절연막의 식각정지막으로 작용하는 실리콘과잉 함유 옥시나이트라이드를 제거할 때 메모리셀영역(40-1)에서의 비반사막(43)은 완전히 제거되고 주변영역(40-2)에서는 비반사막(43)이 그대로 존재하게 된다.
도 2d를 참조하면, 건식 및 습식 클리닝을 실시하여 상기 주변영역(40-2)에 남아있는 제1감광막(44) 및 사진식각공정의 부산물인 폴리머를 제거한다.
도 2e를 참조하면, 기판전면에 걸쳐 저장전극용 폴리실리콘막(46)을 형성한 다음 그 위해 저장전극의 용량을 증대시키기 위하여 준안정 폴리실리콘(MPS, metal-stable polysilicon, 47)을 증착한다.
도 2f를 참조하면, 상기 준안정 폴리실리콘막(47)상에 제2감광막(48)을 형성한다. 제2감광막(48)을 패터닝하여 상기 메모리셀영역(40-1)에는 제2감광막(48)이 존재하고, 주변영역(40-2)에서는 제거되어 준안정 폴리실리콘막(47)이 노출된다.
도 2g를 참조하면, 상기 제2감광막(48)을 마스크로 하여 노출된 준안정 폴리실리콘막(47)과 폴리실리콘막(46)을 상기 비반사막(43)을 식각정지막으로 하여 주변영역(40-2)에서 제거한다. 이는, 후속의 미세메탈배선을 오픈하기 위하여 식각정지막으로 작용하는 폴리실리콘막(46)과 준안정 폴리실리콘막(47)을 주변영역(40-2)에서 완전히 제거하는 것이다.
도 2h를 참조하면, 상기 메모리셀영역(40-1)에서의 제2감광막(48), 준안정 폴리실리콘막(47) 및 폴리실리콘막(46)을 건식식각장비를 이용하여 이방성식각한다. 이때, 이방성식각공정시 상기 주변영역(40-2)의 비반사막(42)을 식각정지막으로 하여 식각공정을 진행하므로써 메모리셀영역(40-1)에서 이웃하는 폴리실리콘막(46)과 준안정 폴리실리콘막(47)으로 이루어진 저장전극을 분리한다.
이때, 저장전극을 분리하는 다른방법으로는 CMP 공정을 수행하여 메모리셀영역(40-1)에서의 희생절연막(42)상의 폴리실리콘막(46) 및 준안정 폴리실리콘막(47)을 제거하므로써 저장전극을 분리할 수도 있다. 이 경우에도 마찬가지로 주변영역(40-1)에서의 비반사막(43)은 식각정지막으로 작용한다.
도 2i를 참조하면, 습식용액(HF)를 이용하여 메모리셀영역(40-1)의 저장전극사이의 희생 절연막(42)을 제거한다, 이때, 주변영역(40-2)의 비반사막(43)은 습식정지막으로 작용하므로, 주변영역(40-2)의 희생절연막(42)은 제거되지 않는다. 따라서, 주변영역(40-2)의 희생절연막(42)의 존재로 인하여 저장전극형성에 따른 메모리셀영역(40-1)과 주변영역(40-2)에서의 단차는 발생하지 않게 된다.
도 2j를 참조하면, 기판전면에 걸쳐 BPSG막(49)을 증착하여 평탄화공정을 수행한다. 따라서, 기판을 평탄화하기 위한 후속의 CMP 공정은 불필요하게 된다.
이상에서 자세히 설명된 바와 같이, 본 발명의 반도체 소자의 저장전극형성방법에 따르면, 저장전극 형성을 위한 희생절연막을 주변영역에 존재토록 함으로써 주변영역과 메모리셀영역에서의 단차를 제거하여 공정여유도를 증가시킬 수 있다. 따라서, 평탄화를 위한 후속의 CMP공정이 필요없을 뿐만 아니라 종래의 평탄화를 위한 CMP 공정시 단차로 인하여 두꺼운 평탄화용 산화막을 형성한 다음 CMP 공정을 진행하게 될 때 불균일도가 발생되지 않게 된다.
또한, 저장전극 형성을 위해 폴리실리콘막 및 준안정 폴리실리콘막을 제거하기 위한 CMP 공정시 공정여유도를 증가시켜 산화막 두께의 불균일도를 개선할 수 있다.
상기의 방법을 미세메탈콘택형성에 적용하게 되면, 웨이퍼의 국부 및 전체의 균일한 평탄화로 식각타켓설정이 용이하므로 접합손실을 최소화할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (14)

  1. 반도체 기판의 메모리셀영역과 주변영역상에 절연막, 희생절연막 및 비반사막을 순차 형성하는 공정과;
    상기 메모리셀영역상의 기판표면이 노출되도록 상기 메모리셀영역의 비반사막, 희생절연막 및 절연막을 식각하여 상기 메모리셀영역에 콘택홀을 형성하는 공정과;
    상기 기판상에 저장전극용 폴리실리콘막과 준안정 폴리실리콘막을 형성하는 공정과;
    상기 주변영역의 상기 준안정 폴리실리콘막 및 그 하부의 폴리실리콘막을 식각하여 상기 주변영역의 비반사막을 노출시키는 공정과;
    상기 콘택홀에만 준안정 폴리실리콘막 및 폴리실리콘막을 남겨두는 공정과;
    상기 메모리셀영역의 희생절연막을 제거하여 저장전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 저장전극 형성방법.
  2. 제1항에 있어서, 상기 희생절연막의 식각시 상기 절연막은 식각정지막으로 작용하는 것을 특징으로 하는 반도체 소자의 저장전극형성방법.
  3. 제2항에 있어서, 상기 절연막은 실리콘과잉 함유 옥시나이트라이드인 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  4. 제1항에 있어서, 상기 희생절연막은 O3-PSG 막인 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  5. 제1항에 있어서, 상기 희생절연막과 상기 절연막은 인-시튜로 식각하여 메모리셀영역의 비반사막을 제거하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 콘택홀에만 폴리실리콘막과 준안정 폴리실리콘막을 남겨두는 공정에서, 에치백공정을 수행하여 상기 메모리셀영역의 희생절연막 상부의 폴리실리콘막 및 준안정 폴리실리콘막을 제거하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  7. 제6항에 있어서, 상기 에치백공정시 상기 주변영역의 비반사막은 식각정지막으로 작용하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  8. 제1항에 있어서, 상기 콘택홀에만 폴리실리콘막과 준안정 폴리실리콘막을 남겨두는 공정에서, CMP공정을 수행하여 상기 메모리셀영역의 희생절연막 상부의 폴리실리콘막 및 준안정 폴리실리콘막을 제거하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  9. 제8항에 있어서, 상기 CMP 공정시 상기 주변영역의 비반사막은 식각정지막으로 작용하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  10. 제1항에 있어서, 상기 희생절연막의 제거시 습식 HF 용액을 이용하여 제거하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  11. 제1항 또는 제10항에 있어서, 상기 희생절연막의 제거시 상기 주변영역의 비반사막은 습식정지막으로 작용하는 것을 특징으로 하는 반도체 소자의 저장전극 형성방법.
  12. 제1항에 있어서, 상기 비반사막은 옥시나이트라이드인 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  13. 제1항에 있어서, 상기 희생절연막 제거후 평탄화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
  14. 제13항에 있어서, 상기 평탄화막은 O3-PSG 막인 것을 특징으로 하는 반도체소자의 저장전극 형성방법.
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