KR20000051867A - 반도체 메모리 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 플러그 형성시 주변회로영역의 게이트측면에 다결정실리콘 잔류물이 잔존하여 게이트와 소스 및 드레인이 전기적으로 연결될 수 있어 소자의 신뢰성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 플러그 형성을 목적으로 다결정실리콘을 증착한 후, 그 다결정실리콘을 틸트 및 경사식각공정을 통해 식각하여 플러그를 형성하여, 주변회로영역의 게이트 측면에 다결정실리콘 잔류물이 남지 않도록 함으로써, 게이트와 소스 및 드레인이 전기적으로 연결되는 것을 방지하여 반도체 메모리의 신뢰성을 향상시키는 효과가 있다.

Description

반도체 메모리 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 틸트 및 경사 식각공정을 이용하여 커패시터와 비트라인이 접속될 플러그를 형성함으로써, 그 플러그 형성물질인 다결정실리콘이 주변회로영역의 모스 트랜지스터 측면에 잔존하지 않도록 하여 소자의 신뢰성을 향상시키는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.
일반적으로, 반도체 메모리는 셀트랜지스터와 커패시터를 포함하는 메모리셀이 제조될 셀영역과, 그 메모리셀을 구동하는 주변회로가 형성되는 주변회로영역을 구분하여 해당하는 소자를 형성한다. 이와 같이 특징이 다른 두 영역을 하나의 기판에 형성하기 위해서는 선택적 공정진행, 잔류물 제거 및 단차개선의 문제가 중시된다. 특히 메모리셀영역에 형성하는 플러그는 셀트랜지스터의 측면에 측벽을 형성한 후, 그 측벽이 형성된 셀트랜지스터의 상부전면에 다결정실리콘을 증착하고, 평탄화공정을 수행하여 셀프어라인방식으로 형성할 수 있지만 주변회로영역의 게이트측면에 다결정실리콘을 잔존시켜 게이트 상호간에 전기적으로 연결될 여지가 있으며, 이와 같은 종래 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1c는 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 건식식각공정을 통해 트랜치를 형성하고, 그 트랜치가 형성된 기판(1)의 상부전면에 산화막을 증착한 후, 그 산화막을 평탄화하여 상기 트랜치 내에 위치하는 필드산화막(2)을 형성함으로써 반도체 메모리의 메모리셀이 형성될 셀영역(10)과 그 메모리셀을 구동하는 주변회로가 형성될 주변회로영역(20)을 정의하는 단계(도1a)와; 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 게이트산화막, 다결정실리콘, 절연층을 순차적으로 증착하고, 사진식각공정을 통해 상기 적층된 절연층, 다결정실리콘, 게이트산화막을 패터닝하여 상기 셀영역(10)과 주변회로영역(20)의 상부에 게이트를 형성한 후, 불순물 이온주입을 통해 소스 및 드레인을 형성하는 단계(도1b)와; 상기 셀영역(10)과 주변회로영역(20)의 상부전면에 산화막(3)을 증착한 후, 상기 셀영역(10)에 증착된 산화막(3)만을 건식식각하여 상기 셀영역(10)에 형성한 게이트의 측면에 측벽(4)을 형성하고, 상기 셀영역(10)과 주변회로영역(20)의 상부전면에 다결정실리콘을 증착하고, 그 다결정실리콘을 에치백(ETCH BACK)하여 상기 셀영역(10)의 측벽(4) 사이에 위치하는 플러그(5)를 형성하고, 상기 주변회로영역(20)의 산화막(3)을 노출시키는 단계(도1c)를 포함하여 구성된다.
이하, 상기와 같은 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 포토레지스트 패턴을 형성한 후, 그 포토레지스트 패턴을 식각마스크로 사용하는 건식식각공정으로 상기 기판(1)의 일부영역을 식각하여 트랜치를 형성한다.
그 다음, 상기 포토레지스트 패턴을 제거하고 트랜치가 형성된 기판(1)의 상부전면에 산화막을 증착한 후에 에치백하여 상기 트랜치내에 위치하는 필드산화막(2)을 형성한다. 이와 같이 필드산화막(2)을 형성함으로써, 소자형성영역을 정의할 수 있으며, 그 소자형성영역을 셀영역(10)과 주변회로영역(20)으로 구분할 수 있다.
그 다음, 도1b에 도시한 바와 같이 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 게이트산화막, 다결정실리콘, 절연층을 순차적으로 증착하고, 사진식각공정을 통해 상기 적층된 절연층, 다결정실리콘, 게이트산화막을 패터닝하여 상기 셀영역(10)과 주변회로영역(20)의 상부에 게이트를 형성한다.
그 다음, 불순물 이온주입을 통해 저농도 소스 및 드레인을 상기 주변회로영역(20)과 셀영역(10)의 기판(1)하부에 형성한다.
그 다음, 도1c에 도시한 바와 같이 상기 셀영역(10)과 주변회로영역(20)의 상부전면에 산화막(3)을 증착한 후, 상기 주변회로영역(20)의 상부에 포토레지스트패턴을 형성한다.
그 다음, 상기 포토레지스트패턴을 식각마스크로 사용하는 건식식각공정으로 상기 셀영역(10)에 증착된 산화막(3)만을 선택적으로 식각하여 상기 셀영역(10)에 형성한 게이트의 측면에 측벽(4)을 형성한다. 이때의 측벽(4)은 플러그의 형성시 게이트와 전기적으로 접속되는 것을 방지하며, 셀프어라인 방식으로 플러그를 제조하기 위한 것이다.
그 다음, 상기 셀영역(10)과 주변회로영역(20)의 상부전면에 다결정실리콘을 증착하고, 그 다결정실리콘을 에치백(ETCH BACK)하여 상기 셀영역(10)의 측벽(4) 사이에 위치하는 플러그(5)를 형성하고, 상기 주변회로영역(20)의 산화막(3)을 노출시킨다. 이때, 상기 주변회로영역(20)에 형성된 게이트의 측면 산화막(3)의 측면에는 다결정실리콘이 잔존하게 된다.
이와 같이 다결정실리콘이 잔존하는 상태에서 후속공정을 진행하는 경우 잔존하는 다결정실리콘에 의해 게이트와 소스 및 드레인이 전기적으로 접속되거나, 서로다른 게이트가 전기적으로 연결되는 경우가 발생하게 된다.
상기한 바와 같이 종래 반도체 메모리 제조방법은 플러그 형성을 목적으로 다결정실리콘을 증착하고, 에치백하는 과정에서 주변회로영역의 게이트 측면에 다결정실리콘이 잔존하게 되어, 게이트와 소스 및 드레인 또는 게이트간에 전기적인 연결이 발생하여 소자의 신뢰성 및 특성을 저하시키는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 주변회로영역에 증착된 다결정실리콘을 잔류물 없이 모두 제거할 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1c는 종래 반도체 메모리의 제조공정 수순단면도.
도2a 내지 도2c는 본 발명 반도체 메모리의 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판2:필드산화막
3:산화막4:측벽
5:플러그
상기와 같은 목적은 플러그 형성을 목적으로 증착된 다결정실리콘을 틸트 및 경사식각하여 플러그를 제조함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2c는 본 발명 반도체 메모리 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 건식식각공정을 통해 트랜치를 형성하고, 그 트랜치가 형성된 기판(1)의 상부전면에 산화막을 증착한 후, 그 산화막을 평탄화하여 상기 트랜치 내에 위치하는 필드산화막(2)을 형성함으로써 반도체 메모리의 메모리셀이 형성될 셀영역(10)과 그 메모리셀을 구동하는 주변회로가 형성될 주변회로영역(20)을 정의하는 단계(도2a)와; 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 게이트산화막, 다결정실리콘, 절연층을 순차적으로 증착하고, 사진식각공정을 통해 상기 적층된 절연층, 다결정실리콘, 게이트산화막을 패터닝하여 상기 셀영역(10)과 주변회로영역(20)의 상부에 게이트를 형성한 후, 불순물 이온주입을 통해 소스 및 드레인을 형성하는 단계(도2b)와; 상기 셀영역(10)과 주변회로영역(20)의 상부전면에 산화막(3)을 증착한 후, 상기 셀영역(10)에 증착된 산화막(3)만을 건식식각하여 상기 셀영역(10)에 형성한 게이트의 측면에 측벽(4)을 형성하고, 상기 셀영역(10)과 주변회로영역(20)의 상부전면에 다결정실리콘을 증착하고, 그 다결정실리콘을 틸트(TILTED)식각 및 경사(SLOPED)식각하여 상기 셀영역(10)의 측벽(4) 사이에 위치하는 플러그(5)를 형성하고, 상기 주변회로영역(20)의 산화막(3)을 노출시키는 단계(도2c)를 포함하여 구성된다.
이하, 상기와 같은 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 포토레지스트 패턴을 형성한 후, 그 포토레지스트 패턴을 식각마스크로 사용하는 건식식각공정으로 상기 기판(1)의 일부영역을 식각하여 트랜치를 형성하고, 상기 포토레지스트 패턴을 제거한다.
그 다음, 트랜치가 형성된 기판(1)의 상부전면에 산화막을 증착한 후에 에치백하여 상기 트랜치내에 위치하는 필드산화막(2)을 형성하여 종래와 동일하게 셀영역(10)과 주변회로영역(20)을 정의한다.
그 다음, 도2b에 도시한 바와 같이 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 게이트산화막, 다결정실리콘, 절연층을 순차적으로 증착하고, 사진식각공정을 통해 상기 적층된 절연층, 다결정실리콘, 게이트산화막을 패터닝하여 상기 셀영역(10)과 주변회로영역(20)의 상부에 게이트를 형성하고, 저농도 소스 및 드레인을 형성한다.
그 다음, 도2c에 도시한 바와 같이 상기 셀영역(10)과 주변회로영역(20)의 상부전면에 산화막(3)을 증착한 후, 셀영역(10)의 산화막(3)을 선택적으로 건식식각하여 상기 셀영역(10)에 형성한 게이트의 측면에 측벽(4)을 형성한다.
그 다음, 상기 셀영역(10)과 주변회로영역(20)의 상부전면에 다결정실리콘을 증착하고, 그 다결정실리콘을 경사식각하고, 틸트식각하여 상기 셀영역(10)의 측벽(4) 사이에 위치하는 플러그(5)를 형성하고, 상기 주변회로영역(20)의 산화막(3)을 노출시킨다. 이때, 상기 주변회로영역(20)에 형성된 게이트의 측면 산화막(3)의 측면에는 상기 틸트식각 및 경사식각에 의해 다결정실리콘이 잔존하지 않게 된다.
상기한 바와 같이 본 발명은 다결정실리콘을 증착하고, 경사식각 및 틸트식각으로 상기 다결정실리콘을 식각하여 셀영역에 플러그를 형성함과 아울러 주변회로영역에 증착된 다결정실리콘을 잔류물 없이 모두 식각함으로써, 이후의 공정에서 게이트와 소스 및 드레인이 접속되거나, 게이트간에 전기적인 연결이 발생하는 것을 방지함으로써, 반도체 메모리의 신뢰성을 향상시킴과 아울러 반도체 메모리의 특성을 향상시키는 효과가 있다.

Claims (1)

  1. 기판에 필드산화막을 형성하여, 메모리셀이 형성될 셀영역과 주변회로가 형성될 주변회로영역을 정의하는 단계와; 상기 셀영역과 주변회로영역에 저농도 소스 및 드레인을 포함하는 모스 트랜지스터를 형성하고, 그 셀영역과 주변회로영역의 상부에 산화막을 증착하는 단계와; 상기 산화막을 선택적으로 식각하여 상기 셀영역에 형성된 모스 트랜지스터의 게이트 측면에 측벽을 형성하는 단계와; 다결정실리콘을 상기 셀영역과 주변회로영역에 증착하고, 식각하여 상기 측벽의 사이에서 상기 셀영역의 저농도 소스 및 드레인에 각각 접속되는 플러그를 형성하는 단계를 포함하는 반도체 메모리 제조방법에 있어서, 상기 플러그를 형성하는 단계는 증착된 다결정실리콘을 틸트식각 및 경사식각법으로 식각하여 주변회로영역에 다결정실리콘의 잔류물이 남지않도록 하는 것을 특징으로 하는 반도체 메모리 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100381030B1 (ko) * 2000-12-28 2003-04-26 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100444306B1 (ko) * 2001-12-31 2004-08-16 주식회사 하이닉스반도체 반도체소자의 제조방법

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