KR20000073801A

KR20000073801A - 반도체 메모리 제조방법

Info

Publication number: KR20000073801A
Application number: KR1019990017340A
Authority: KR
Inventors: 정상무
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-05-14
Filing date: 1999-05-14
Publication date: 2000-12-05

Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 공정단계가 복잡하고, 셀영역과 주변회로영역에 단차가 발생하여 공정신뢰성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 기판상에 메모리셀이 형성될 셀영역과 주변회로가 형성될 주변회로영역의 정의하고, 각 영역에 게이트를 형성하는 게이트 형성단계와; 상기 게이트의 측면 기판에 저농도 소스 및 드레인을 형성하고, 산화막을 증착한 후 상기 셀영역의 상부에 증착된 산화막만을 선택적으로 건식식각하여 상기 셀영역의 게이트 측면에 측벽을 형성하는 셀 트랜지스터 측벽형성단계와; 상기 셀영역의 상부에 다결정실리콘을 증착하고, 평탄화하여 상기 측벽의 사이에 상기 저농도 소스 및 드레인과 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 주변회로영역의 상부에 절연막을 증착하고, 그 절연막과 하부측에 잔존하는 산화막을 건식식각하여 상기 주변회로영역의 게이트 측면에 측벽을 형성한 후, 불순물 이온주입을 통해 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계와; 절연막인 평탄화막을 상기 구조의 상부전면에 증착하고, 그 평탄화막에 콘택홀을 형성하여 상기 플러그와 주변회로영역의 특정영역을 노출시키는 콘택형성단계를 포함하여 플러그 형성공정을 단순화함과 아울러 메모리셀영역의 상부에만 증착하는 질화막 증착공정을 생략하여 셀영역과 주변회로영역의 단차를 줄여 후속공정의 신뢰성을 확보하는 효과가 있다.

Description

반도체 메모리 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 노드 콘택을 형성할때 액티브영역에 절연막 측벽을 잔존시킨 후, 그 측벽을 버퍼로 사용하는 식각공정으로 플러그를 형성하여 플러그를 식각하는 공정에서의 마스크의 오정렬을 방지하는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.

도1a 내지 도1d는 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 액티브영역을 정의함과 아울러 메모리셀이 형성될 메모리셀영역(MC)과 반도체 메모리의 주변회로가 형성될 주변회로영역(PERI)을 정의하는 단계(도1a)와; 상기 메모리셀영역(MC)과 주변회로영역(PERI)의 상부에 게이트(3-1~3-5)를 형성하고 불순물 이온주입을 통해 소스 및 드레인(도면미도시)을 형성하는 단계(도1b)와; 상기 게이트(3-1~3-5)가 형성된 기판(1)의 상부전면에 절연막을 증착하고, 건식식각공정을 통해 상기 메모리셀영역(MC)의 상부에 형성된 게이트(3-1~3-3)의 측면에 측벽(5)을 형성하고, 다결정실리콘의 증착 및 식각공정을 통해 상기 측벽(5)의 사이에 위치하는 플러그(6)를 형성한 후, 그 플러그(6)와 게이트(3-1~3-3)의 상부에 질화막(7)을 증착하고, 그 질화막(7)의 상부와 상기 주변회로영역(PERI)의 상부전면에 산화막(8)을 순차적으로 증착하는 단계(도1c)와; 상기 주변회로영역(PERI)에 증착된 절연막(8)의 상부에 절연막(9)을 증착하고, 그 절연막과 산화막(9,8)을 건식식각하여 상기 게이트(3-4,3-5)의 측면에 2중의 측벽을 형성하고, 상기 주변회로영역(PERI)과 메모리셀영역(MC)의 상부전면에 상부면이 평탄한 절연막(10)을 증착하고, 사진식각공정을 통해 상기 플러그(6)와, 주변회로영역(PERI)의 소스 또는 드레인 및 게이트의 상부일부를 노출시키는 다수의 콘택홀을 형성하는 단계(도1d)로 구성된다.

또한, 도2는 상기 도1d에서의 메모리셀영역(MC)의 종방향 단면도로서, 이에 도시한 바와 같이 플러그(5)의 사이에 필드산화막(2)이 형성되어 있으며, 그 플러그(5)의 상부에는 질화막(7)과 산화막(8)이 순차적으로 증착되어 있으며, 그 산화막(8)의 전면과 플러그(5) 간의 영역에는 상기 상부면이 평탄한 절연막(10)이 증착되어 있는 구조를 갖는다.

이하, 상기와 같은 종래 반도체 메모리셀 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 사진식각공정을 통해 트랜치를 형성하고, 산화막의 증착 및 평탄화공정을 통해 상기 트랜치 내에 위치하는 필드산화막(2)을 형성한다.

이와 같이 필드산화막(2)을 형성함으로써, 반도체 메모리셀이 형성될 메모리셀영역(MC)과 메모리셀을 구동하는데 필요한 주변회로를 형성할 주변회로영역(PERI)을 설정하게 된다.

그 다음, 도1b에 도시한 바와 같이 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 게이트산화막, 다결정실리콘, 금속실리사이드, 절연막을 순차적으로 증착하고, 사진식각공정을 통해 상기 절연막, 금속실리사이드, 다결정실리콘, 게이트산화막의 일부영역을 식각하여, 상기 메모리셀영역(MC)에 셀 트랜지스터의 게이트(3-1~3-3)를 형성하고, 상기 주변회로영역(PERI)의 상부에 일반적인 모스 트랜지스터의 게이트(3-4,3-5)를 형성한다.

그 다음, 상기 게이트(3-1~3-5)의 최상층인 절연막을 이온주입 마스크로 사용하는 이온주입공정으로 불순물 이온을 이온주입하여 저농도 소스 및 드레인을 상기 각 게이트(3-1~3-5)의 측면 기판하부에 형성한다.

그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부전면에 산화막(4)을 증착하고, 건식식각하여 상기 메모리셀영역(MC)의 상부에 형성한 게이트(3-1~3-3)의 측면에 측벽(5)을 형성한다.

그 다음, 상기 메모리셀영역(MC)의 상부전면에 다결정실리콘을 증착하고, 이를 평탄화하여 상기 측벽(5)의 사이에 노출된 기판(1)에 형성된 소스 및 드레인(도면 미도시)에 접속되는 플러그(6)를 형성한다.

그 다음, 상기 구조의 상부전면에 질화막(7)을 증착하고, 선택적으로 식각하여 상기 메모리셀영역(MC)의 상부에만 질화막(7)이 잔존하도록 하고, 그 질화막(7)과 상기 주변회로영역(PERI)의 상부전면에 산화막(8)을 순차적으로 증착한다.

그 다음, 도1d에 도시한 바와 같이 상기 주변회로영역(PERI)에 증착된 산화막(8)의 상부전면에 절연막(9)을 증착하고, 그 절연막(9)과 산화막(8)을 순차적으로 건식식각하여 상기 주변회로영역(PERI)에 위치하는 게이트(3-4,3-5)의 측면에 산화막(8)과 절연막(9) 이중구조의 측벽을 형성하고, 불순물 이온주입을 통해 고농도 소스 및 드레인(도면 미도시)을 형성하고, 상기 주변회로영역(PERI)과 메모리셀영역(MC)의 상부전면에 절연막(10)을 증착한 후, 그 절연막(10)에 콘택홀을 형성하여 상기 플러그(5)를 노출시키고, 상기 주변회로영역(PERI)의 고농도 소스 또는 드레인과 게이트를 선택적으로 노출시킨다.

이후의 공정에서는 상기 절연막(10)에 형성한 콘택홀을 통해 노출된 영역에 플러그를 형성하게 되며, 메모리셀영역(MC)에는 비트라인과 커패시터를 형성한다.

그러나, 상기와 같은 종래 반도체 메모리 제조방법은 셀트랜지스터의 소스 및 드레인에 접속되는 플러그를 형성하기 위한 공정이 복잡하고, 그 플러그의 상부에 질화막과 산화막을 증착함으로써, 주변회로영역과의 단차가 발생하여 이후의 사진식각공정 등의 후속공정의 신뢰성이 저하되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 플러그 형성공정을 단순화함과 아울러 주변회로영역과 메모리셀영역간의 단차를 줄일 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1d는 종래 반도체 메모리의 제조공정 수순단면도.

도2는 도1d에 있어서, 플러그의 종방향 단면도.

도3a 내지 도3e는 본 발명 반도체 메모리의 제조공정 수순단면도.

도4는 도3e에 있어서, 플러그의 종방향 단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:필드산화막

3-1~3-5:게이트 4,8:산화막

5:측벽 6:플러그

7:질화막 9,10:절연막

상기와 같은 목적은 메모리셀영역의 측벽을 형성하기 위해 증착하는 산화막을 주변회로영역에서 제거하지 않고, 그 잔존하는 산화막을 주변회로영역의 측벽 형성에 이용하여, 메모리셀영역에만 증착하는 질화막을 증착하지 않도록 함으로써 달성되는 것으로, 이와 같은 본 발명 반도체 메모리 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3a 내지 도3e는 본 발명 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 형성하여 액티브영역을 정의함과 아울러 메모리셀이 형성될 메모리셀영역(MC)과 반도체 메모리의 주변회로가 형성될 주변회로영역(PERI)을 정의하는 단계(도3a)와; 상기 메모리셀영역(MC)과 주변회로영역(PERI)의 상부에 게이트(3-1~3-5)를 형성하고 불순물 이온주입을 통해 소스 및 드레인(도면미도시)을 형성하는 단계(도3b)와; 상기 게이트(3-1~3-5)가 형성된 기판(1)의 상부전면에 절연막(4)을 증착하고, 선택적 식각공정을 통해 상기 메모리셀영역(MC)의 상부에 형성된 게이트(3-1~3-3)의 측면에 측벽(5)을 형성하는 단계(도3c)와; 상기 메모리셀영역(MC)의 상부에 다결정실리콘을 증착하고, 평탄화하여 상기 측벽(5)의 사이에 위치하는 플러그(6)를 형성하는 단계(도3d)와; 상기 주변회로영역(PERI)에 증착된 절연막(4)의 상부에 절연막(9)을 증착하고, 그 절연막(9,4)을 건식식각하여 상기 게이트(3-4,3-5)의 측면에 2중의 측벽을 형성하고, 불순물 이온주입을 통해 고농도 소스 및 드레인을 형성한 후, 상기 주변회로영역(PERI)과 메모리셀영역(MC)의 상부전면에 상부면이 평탄한 절연막(10)을 증착하고, 사진식각공정을 통해 상기 플러그(6)와, 주변회로영역(PERI)의 소스 또는 드레인 및 게이트의 상부일부를 노출시키는 다수의 콘택홀을 형성하는 단계(도3e)로 구성된다.

또한, 도4는 상기 도3e에 있어서, 메모리셀영역(MC)의 종방향 단면도로서, 필드산화막(2)에 의해 분리되는 기판(1)의 상부에 플러그(5)가 형성되며, 그 플러그(5)의 상부전면에 절연막(10)이 증착된 형태를 갖는다.

이하, 상기와 같은 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.

먼저, 도3a에 도시한 바와 같이 기판(1)의 상부에 사진식각공정을 통해 트랜치를 형성하고, 산화막의 증착 및 평탄화공정을 통해 상기 트랜치 내에 위치하는 필드산화막(2)을 형성하여 반도체 메모리셀이 형성될 메모리셀영역(MC)과 메모리셀을 구동하는데 필요한 주변회로를 형성할 주변회로영역(PERI)을 설정하게 된다.

그 다음, 도3b에 도시한 바와 같이 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 게이트산화막, 다결정실리콘, 금속실리사이드, 절연막을 순차적으로 증착하고, 사진식각공정을 통해 상기 절연막, 금속실리사이드, 다결정실리콘, 게이트산화막의 일부영역을 식각하여, 상기 메모리셀영역(MC)에 셀 트랜지스터의 게이트(3-1~3-3)를 형성하고, 상기 주변회로영역(PERI)의 상부에 일반적인 모스 트랜지스터의 게이트(3-4,3-5)를 형성한다.

그 다음, 도3c에 도시한 바와 같이 상기 구조의 상부전면에 산화막(4)을 증착하고, 상기 메모리셀영역(MC)에 증착된 산화막(4) 만을 선택적으로 건식식각하여 상기 메모리셀영역(MC)의 상부에 형성한 게이트(3-1~3-3)의 측면에 측벽(5)을 형성한다. 이때, 주변회로영역(PERI)의 상부측에는 산화막(4)이 잔존한다.

그 다음, 도3d에 도시한 바와 같이 상기 메모리셀영역(MC)의 상부전면에 다결정실리콘을 증착하고, 이를 평탄화하여 상기 측벽(5)의 사이에 노출된 기판(1)에 형성된 소스 및 드레인(도면 미도시)에 접속되는 플러그(6)를 형성한다.

그 다음, 도3e에 도시한 바와 같이 상기 주변회로영역(PERI)에 증착된 산화막(4)의 상부전면에 절연막(9)을 증착하고, 그 절연막(9)과 산화막(4)을 순차적으로 건식식각하여 상기 주변회로영역(PERI)에 위치하는 게이트(3-4,3-5)의 측면에 산화막(4)과 절연막(9) 이중구조의 측벽을 형성하고, 불순물 이온주입을 통해 고농도 소스 및 드레인(도면 미도시)을 형성하고, 상기 주변회로영역(PERI)과 메모리셀영역(MC)의 상부전면에 절연막(10)을 증착한 후, 그 절연막(10)에 콘택홀을 형성하여 상기 플러그(5)를 노출시키고, 상기 주변회로영역(PERI)의 고농도 소스 또는 드레인과 게이트를 선택적으로 노출시킨다.

이후의 공정에서는 그 노출된 영역에 플러그를 형성하고, 메모리셀영역(MC)에 커패시터와 비트라인을 형성하여 반도체 메모리를 제조하게 된다.

상기한 바와 같이 본 발명은 메모리셀영역의 플러그를 형성하기 위한 셀게이트의 측벽 형성물질을 주변회로영역에서 제거하지 않고, 이후에 이 잔존하는 측벽형성물질을 측벽 형성에 이용하여 공정을 단순화함과 아울러 메모리셀영역의 상부에만 증착하는 질화막의 증착공정을 생략하여 메모리셀과 주변회로영역의 단차를 줄여 이후의 공정 신뢰성을 확보하는 효과가 있다.

Claims

반도체 기판상에 메모리셀이 형성될 셀영역과 주변회로가 형성될 주변회로영역의 정의하고, 각 영역에 게이트를 형성하는 게이트 형성단계와; 상기 게이트의 측면 기판에 저농도 소스 및 드레인을 형성하고, 산화막을 증착한 후 상기 셀영역의 상부에 증착된 산화막만을 선택적으로 건식식각하여 상기 셀영역의 게이트 측면에 측벽을 형성하는 셀 트랜지스터 측벽형성단계와; 상기 셀영역의 상부에 다결정실리콘을 증착하고, 평탄화하여 상기 측벽의 사이에 상기 저농도 소스 및 드레인과 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 주변회로영역의 상부에 절연막을 증착하고, 그 절연막과 하부측에 잔존하는 산화막을 건식식각하여 상기 주변회로영역의 게이트 측면에 측벽을 형성한 후, 불순물 이온주입을 통해 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계와; 절연막인 평탄화막을 상기 구조의 상부전면에 증착하고, 그 평탄화막에 콘택홀을 형성하여 상기 플러그와 주변회로영역의 특정영역을 노출시키는 콘택형성단계를 포함하여 된 것을 특징으로 하는 반도체 메모리 제조방법.