KR970000224B1 - 다이나믹 램 셀의 제조방법 - Google Patents

Abstract

내용 없음.

Description

다이나믹 램 셀의 제조방법

제1도는 본 발명에 의해 제조된 기본소자들을 나타낸 단면도.

제2a도 내지 제2w도는 본 발명의 제1실시예에 따른 셀의 제조방법을 공정순서대로 나타낸 단면도.

제3a도 내지 제3v도는 본 발명의 제2실시예에 따른 셀의 제조방법을 공정순서대로 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 기판 2 : P형 우물층

3 : N형 우물층 4 : 게이트산화막

5 : 게이트폴리실리콘 6 : 보호산화막

7,25 : 베이스영역 8,26 : 컬렉터영역

9,18,27,29,32 :질화막

10,14,16,19,21,28,30,34,36,37,40,42,44 : 산화막

11 : 측벽산화막 12 : 측벽질화막

13,33 : 에미터영역 20,43 : CMOS의 소오스, 드레인영역

15,17,22,35,41,45,47 : 폴리실리콘

23, 46 : 커패시터 절연막 24 : 플레이트영역.

본 발명은 다이나믹 램(DRAM)의 제조방법에 관한 것으로 특히, 주변회로로서 CMOS(Complementary Metal Oxide Semiconductor)를 채용하고 수직구조 바이폴라 트랜지스터(Vertical Bipolar Transisiter : 이하 VBT라 약칭함)를 이용한 수직구조 바이폴라 다이나믹 램 셀(Vertical Bipolar DRAM Cell : 이하 'VBC'라 약칭함)의 제조방법에 관한 것이다.

DRAM의 고밀도화를 더욱 향상시키기 위해 수직구조 바이폴라 트랜지스터(VBT)를 이용한 DRAM셀의 구조에 대한 연구가 활발히 진행되고 있는데, 이런 구조의 DRAM셀을 실제로 구현하기 위해서는 그 주변회로의 제작도 함께 고려되어야 한다. VBC의 실제적인 구현을 위한 주변회로로서 VBT를 사용하기 위해서는 주변회로의 설계변수를 충족시킬 수 있는 VBT를 제작할 수 있어야 한다.

그러나, 이런 조건에 부합하는 주변회로용 VBT의 구조는 아직 개발되지 않은 실정이며, 현재의 기술수준에서 VBT를 이용한 DRAM셀 즉, VBC를 실용화하기 위해서는 주변회로로서 CMOS를 채용할 때에만 현실적으로 그 실현이 가능한 것으로 알려져 있다.

따라서, VBC를 실용화하기 위해서는 VBT와 CMOS의 중합공정이 필요하게 된다.

본 발명의 목적은 VBT와 CMOS로 이루어지는 고집적 DRAM셀의 제조방법을 제공하는 것이다.

본 발명의 다른 목적은 고속동작특성을 가지면서도 전력의 소비가 적은 DRAM의 제조방법을 제공하는 것이다.

상기한 목적들을 달성하기 위한 기술적인 수단으로서 본 발명은 제1형(P형)의 기판 위에 제1형(P형)의 우물층(p-well) 및 제2형(N형)의 우물층을 형성하고, CMOS의 게이트영역을 정의하는 단계와, 상기 제2형의 우물층 내로 이온주입하여 수직구조 바이폴라 트랜지스터(VBT)의 베이스영역과 컬렉터영역을 각각 정의한 후 CMOS 영역의 격리를 위해 질화막과 산화막을 순차로 도포하는 단계와, 상기 VBT의 필라(pillar)영역을 형성하기 위해 필라패턴을 정의하고 이 패턴에 따라 상기 질화막과 상기 산화막을 식각한 후 상기 컬렉터영역의 실리콘을 식각하는 단계와, 컬렉터 격리용 산화막을 형성한 후 식각에 의해 측벽산화막을 형성하고 상기 베이스영역의 실리콘을 식각하여 상기 VBT의 베이스를 형성하는 단계와, 다시 질화막을 도포한 후 컬렉터와 베이스의 측벽부분의 측벽질화막만 남기고 나머지 부분의 상기 질화막을 식각하고 이온주입에 의해 에미터영역을 형성한 후 필라 격리용 산화막을 형성하는 단계와, 상기 측벽질화막을 제거하고 폴리실리콘을 도포한 후 베이스 워드라인을 정의하는 단계와, 포토레지스트를 사용하여 평탄화를 시행한 후 웨이퍼 윗면의 상기 폴리실리콘을 제거하는 단계와, 상기 포토레지스트를 제거한 후 평탄화용 산화막을 도포하고 에치백(etch back)에 의해 상기 산화막을 평탄화시키는 단계와, 상기 산화막을 식각마스크로 사용하여 상기 폴리실리콘을 상기 질화막의 높이까지 식각하는 단계와, 상기 질화막 윗부분의 산화막을 제거하고 상기 폴리실리콘중 상기 베이스영역 이외의 부분을 산화시켜 폴리실리콘산화막을 형성하는 단계와, 상기 질화막을 모두 제거한 후 다시 질화막과 산화막을 순차로 도포하고 CMOS 영역만 드러나도록 상기 산화막을 건식식각한 후 상기 VBT 영역에 남은 상기 산화막을 식각마스크로서 사용하여 상기 CMOS 영역의 질화막을 제거하는 단계와, 상기 CMOS 영역에 이온주입하여 소오스 및 드레인을 형성하고 표면에 산화막을 도포한 후 상기 VBT의 컬렉터영역을 열기 위해 상기 컬렉터영역의 상기 산화막을 식각해 내고 남아 있는 상기 산화막을 마스크로서 사용하여 상기 컬렉터영역의 질화막을 제거하는 단계와, 상기의 열려진 컬렉터영역에 폴리실리콘을 도포하여 저장영역을 정의하는 단계와, 상기 저장영역의 표면에 유전성물질을 도포한 후 다시 폴리실리콘을 상기 컬렉터영역에 도포하여 플레이트(plate)영역을 정의하는 단계를 포함하는 것이 특징이다.

본 발명의 다른 특징에 의하면, 본 발명의 방법은 VBT를 먼저 형성한 후 CMOS를 형성한다.

또 다른 특징으로서 본 발명은 P형의 기판 위의 VBT 영역에 매립층을 형성한 후 상기 매립층에 에미터 영역을 정의하는 단계와, 상기 VBT 영역에 N형의 에피택셜층을 형성하여 베이스영역 및 컬렉터영역을 정의하고 P형의 MOS를 제작하는 단계와, 상기 P형의 기판과 P형의 우물층을 형성한 후 N형 MOS의 게이트 영역을 정의하고 질화막과 산화막을 순차로 도포하는 단계와, 필라의 형성을 위해 필라패턴을 정의하고 이 패턴에 따라 상기 질화막과 상기 산화막을 식각한 후 상기 컬렉터영역의 실리콘을 식각하는 단계와, 컬렉터 격리용 산화막을 형성한 후 식각에 의해 측벽산화막을 형성하고 상기 베이스영역의 상기 에피택셜층을 식각하여 상기 VBT의 베이스를 형성하는 단계와, 질화막을 도포한 후 컬렉터와 베이스의 측벽부분의 질화막만 남기고 나머지 부분의 상기 질화막을 식각하고 이온주입에 의해 에미터영역을 형성한 후 필라 격리용 산화막을 형성하는 단계와, 상기 측벽질화막을 제거하고 폴리실리콘을 도포한 후 베이스 워드라인을 정의하는 단계와, 포토레지스트를 사용하여 평탄화를 시행한 후 웨이퍼 윗면의 상기 폴리실리콘을 제거하는 단계와, 상기 포토레지스트를 제거한 후 산화막을 도포하고 에치백에 의해 상기 산화막을 평탄화시키는 단계와, 상기 산화막을 식각마스크로 사용하여 상기 폴리실리콘을 상기 질화막의 높이까지 식각하는 단계와, 상기 질화막 윗부분의 산화막을 제거하고 상기 폴리실리콘중 상기 베이스영역 이외의 부분을 산화시켜 폴리실리콘 산화막을 형성하는 단계와, 상기 질화막을 모두 제거한 후 다시 질화막과 산화막을 순차로 도포하고 상기 NMOS 영역만 드러나도록 상기 산화막을 건식식각한 후 상기 VBT 영역에 남은 상기 산화막을 식각마스크로서 사용하여 상기 NMOS 영역의 질화막을 제거하는 공정과, 상기 NMOS 영역에 이온주입하여 소오스 및 드레인을 형성하고 표면에 산화막을 도포한 후 상기 VBT의 컬렉터영역을 열기 위해 상기 컬렉터영역의 상기 산화막을 식각해 내고 남아 있는 상기 산화막을 마스크로서 사용하여 상기 컬렉터영역의 질화막을 제거하는 단계와, 상기의 열려진 컬렉터영역에 폴리실리콘을 도포하여 저장영역을 정의하는 단계와, 이 저장영역의 표면에 유전성 물질을 도포한 후 다시 폴리실리콘을 상기 컬렉터영역에 도포하여 플레이트영역을 정의하는 단계를 포함한다.

이제부터 첨부된 도면들을 참조하면서 본 발명에 대해 상세히 설명하도록 하겠다.

제1도는 본 발명의 방법에 따른 DRAM셀의 기본소자들인 VBT와 NMOS 및 PMOS의 구조를 나타낸 단면도이다.

이와 같은 구조를 갖는 DRAM셀의 제조방법에 대해 실시예들을 통하여 구체적으로 설명하도록 하겠다.

제2a도 내지 제2w도는 본 발명의 제1실시예에 따라 CMOS의 게이트형성공정을 VBT 형성공정에 앞서 수행하는 DRAM셀의 제조방법을 나타낸 것(도면의 간략화를 위하여 PMOS 부분은 생략하고 VBT 부분과 NMOS 부분만 도시하였음)으로, 이들을 참조하면서 본 실시예에 대해 상세히 설명하면 다음과 같다.

먼저, 미리 준비된 P형의 기판(1)위에 P형의 우물층(p-well)(2) 및 N형의 우물층(3)을 형성하고, CMOS의 게이트영역 즉, 게이트산화막(4), 게이트폴리실리콘(5)과 보호산화막(6)을 순차로 형성한 다음 포토마스크작업에 의해 게이트영역을 정의한다(제2a도 참조).

이어, N형의 우물층(3)내로 이온주입하여 VBT의 베이스영역(7)과 컬렉터영역(8)을 각각 정의한 후, VBT의 제조공정을 위해 즉, CMOS를 격리시키기 위해 웨이퍼 위에 질화막(9)과 산화막(10)을 순차로 도포한다(제2b도).

이때, 상기 VBT의 에미터가 형성될 영역에 상기 N형의 우물층(3)을 정의하는 대신 그 층을 미리 매립층(buried layer)으로 바꾸고 에미터영역을 정의하고 N형의 에피택셜층(epitaxtial layer)을 성장시킨 후 이 에피택셜층에 VBT의 베이스, 컬렉터와 PMOS를 제작하고 P형의 우물층을 형성하여 NMOS를 제작함으로써 VBT의 제작에 N형 우물층(3)을 사용하지 않는 방법도 있다.

특히, 이 방법을 채용하면 에미터영역의 특성을 향상시킬 수 있게 된다.

또한, 상기 질화막(9)과 상기 산화막(10)은 이후에 수행될 VBT의 필라(pillar) 형성용 식각마스크로 사용된다.

그후, 상기 VBT용 필라의 형성을 위해 필라패턴을 정의해 주고 상기 패턴에 따라 상기 질화막(9)과 상기 산화막(10)을 식각한 후, 다시 상기 산화막(10)을 식각마스크로서 사용하여 상기 컬렉터영역(8)의 실리콘을 식각한다(제2d도).

이어, 산화공정에 의해 컬렉터 격리용 산화막을 형성한 후 측벽산화막(11)만 남도록 식각하고(제2e도), 이 측벽산화막(11)만 남은 상태에서 다시 베이스영역(7)의 실리콘을 식각하여 VBT의 베이스를 형성한다(제2f도).

그후, 상기 N형의 우물층(3)내에 에미터영역을 형성시키기 위해 웨이퍼의 표면에 질화막을 도포한 후 컬렉터와 베이스의 측벽부분의 질화막(12)만 남기고 나머지 부분의 질화막을 식각하고, 이어 상기 측벽질화막(12)을 이용하여 이온주입함으로써 에미터영역(13)을 형성한 후 필라들 간의 격리를 위한 필라 격리용 산화막(14)을 형성한다(제2g도).

이때, 상기 측벽질화막(12)은 이온주입공정시 다른 영역들로 이온이 주입되는 것을 막고 상기 에미터영역(13)에만 이온주입이 이루어지도록 할 뿐만 아니라 필라 격리용 산화막(14)의 형성공정시 다른 영역들이 산화되는 것을 막아주는 역할을 한다.

이어, 상기 측벽질화막(12)을 제거하고 베이스영역에서 사용된 폴리실리콘(15)을 웨이퍼의 표면에 도포한 후 포토마스크를 사용하여 베이스 워드라인을 정의한다(제2h도).

그후, 포토레지스트를 사용하여 평탄화를 시행한 후 웨이퍼 윗면의 폴리실리콘막을 제거한다(제2i도).

이어, 상기 포토레지스트를 제거한 후 산화막(16)을 도포한다(제2j도).

이 공정에서 상기 산화막(16)은 평탄화용 산화막으로 사용되며 스텝 커버리지(step coverage)가 좋아지도록 하기 위해 상기 산화막(16)에 드라이 에치백(dry etch back)공정을 수행한 후 다시 산화막을 도포하여 평탄성(Flatness)를 향상시킨다.

그후, 상기 산화막(16)을 에치백하여 평탄화를 시행하고(제2k도), 이어 상기 산화막(16)을 식각마스크로 사용하여 상기 폴리실리콘(15)을 상기 질화막(9)의 높이까지 식각한다(제2l도).

이어, 상기 질화막(9) 윗부분의 산화막(16)과 산화막(10)을 제거하고(제2m도), 상기 질화막(9)을 마스크로서 사용하여 베이스 폴리실리콘(15)중 상기 베이스영역(7) 이외의 부분을 산화시켜 폴리실리콘산화막(17)을 형성시킨다(제2n도).

이어, 제2o도에 나타낸 바와 같이, 웨이퍼 표면의 상기 질화막(9)을 모두 제거한 후, CMOS의 제작을 위한 마무리 공정으로 들어가기 위해 웨이퍼의 표면에 질화막(18)과 산화막(19)을 순차로 도포한다(제2p도).

상기의 공정이 완료된 후에, CMOS 영역만 드러나도록 포토마스크를 사용하여 상기 산화막(19)을 건식식각하고, 이어 상기 VBT 영역에 남은 산화막(19)을 식각마스크로서 사용하여 상기 CMOS 영역의 질화막(18)을 제거한다(제2q도).

이어, 포토마스크를 사용하여 CMOS의 소오스영역과, 드레인영역에 이온주입을 시행하여 소오스 및 드레인(20)을 형성하고(제2r도), 상기 CMOS 영역을 보호하면서 상기 VBT의 컬렉터를 형성하기 위해 웨이퍼의 표면에 산화막(21)을 도포한다(제2s도).

이와 같은 공정이 완료되면 DRAM으로서 사용될 경우 저장 커패시터에 해당하는 부분인 VBT의 컬렉터 영역을 열기 위해 포토마스크를 사용하여 상기 컬렉터영역의 산화막(21)과 (19)를 순차로 식각해 내고(제2t도), CMOS 영역에 남아 있는 산화막(21)을 식각마스크로서 사용하여 상기 컬렉터영역의 질화막(18)을 제거함으로써 상기 컬렉터영역이 열려지게 한다(제2u도).

이어, 열려진 컬렉터영역에 폴리실리콘을 도포하고 포토마스크를 사용하여 상기 폴리실리콘으로 이루어지는 저장영역(22)을 정의한다(제2v도).

그후, 상기 저장영역(22)의 표면에 유전성물질(dielectric material)(23)을 얇게 도포하여 커패시터 절연막을 형성한 후 다시 폴리실리콘을 상기 컬렉터영역에 도포하고 이 폴리실리콘으로 플레이트(plate)영역(24)을 정의한다(제2w도).

이상과 같은 공정들이 완료된 후에 접점(contact)공정과, 금속막공정을 순차로 수행하여 VBT와 CMOS로 이루어지는 VBC의 종합공정을 완료한다.

본 실시예와 같이 VBT의 제작공정이 수행되기에 앞서 CMOS의 게이트를 형성하면 고온에서 게이트산화막(4)을 형성할 수가 있어 신뢰성이 있는 게이트산화막을 얻을 수 있게 되어 전체적으로 CMOS의 신뢰성을 높일 수 있다.

따라서, 본 실시예는 신뢰성이 있는 CMOS가 요구되는 VBC의 제조에 적용될 때 그 장점은 더욱 두드러지게 될 것이다.

제3a도 내지 제3v도는 본 발명의 제2실시예에 따른 VBC의 제작공정을 순서대로 나타낸 단면도이다.

제2a도 내지 제2w도에서와 마찬가지로 제3a도 내지 제3v도에서도 도면의 간략화를 위하여 PMOS 부분은 생략되고 VBT 부분과 NMOS 부분만 도시되었다.

본 실시예에서는 VBT의 제작을 위한 공정들이 수행된 이후 CMOS의 게이트를 형성함으로써 VBT의 신뢰성을 높일 수 있게 된다.

이제부터 제3a도 내지 제3v도를 참조하면서 본 실시예에 대해 구체적으로 설명하도록 하겠다.

먼저, 제1실시예와 동일하게, P형의 기판(1)위에 P형의 우물층(2)과 N형의 우물층(3)을 형성하고 VBT영역에 베이스영역(25)과 컬렉터영역(26)을 형성한 다음, 이후의 VBT 제조공정에서 사용될 마스크막으로서 제1질화막(27)과, 제1산화막(28), 제2질화막(29), 제2산화막(30)을 차례로 도포한다(제3a도).

이때, 상기 제2산화막(30)은 저온에서 형성된 산화막 즉, LTO(Lower Temperature Oxidation)막이다.

이어, VBT의 필라영역을 정의한 후 포토레지스트를 마스크로서 사용하여 상기 제2산화막(30)을 식각하고(제3b도), 다시 이 산화막(30)을 마스크로서 이용하여 상기 제2질화막(29), 상기 제1산화막(28), 상기 제1질화막(27) 및 상기 컬렉터영역(26)은 차례로 식각한다(제3c도).

그후, 산화공정에 의해 컬렉터 격리용 산화막을 형성시킨 후 측벽산화막(31)만 남도록 식각하고, 이 측벽산화막(31)만 남은 상태에서 다시 베이스영역(25)의 실리콘을 식각하여 VBT의 베이스를 형성한다(제3d도).

이어, 상기 N형의 우물층(3)내에 에미터영역을 형성시키기 위해 웨이퍼의 표면에 질화막을 도포한 후 필라측벽부분의 질화막(32)만 남기고 나머지 부분의 질화막을 식각한다(제3e도).

상기의 공정이 완료된 후, 제3f도에 나타낸 바와 같이, 상기 측벽질화막(32)을 이용하여 이온주입함으로써 에미터영역(33)을 형성한 후 필라들 간의 격리를 위한 필라 격리용 산화막(34)을 형성한다.

이때, 상기 측벽질화막(32)은 이온주입공정시 다른 영역들로 이온이 주입되는 것을 막고 상기 에미터영역(33)에만 이온주입이 이루어지도록 할 뿐만 아니라 필라 격리용 산화막(34)의 형성공정시 다른 영역들이 산화되는 것을 막아주는 역할을 한다.

그 다음, 상기 측벽질화막(32)을 제거한 후 폴리실리콘을 도포하고, 이어 이 폴리실리콘막으로 워드라인영역을 정의하고 포토마스크를 사용하여 이 폴리실리콘막을 식각함으로써 DRAM의 워드라인으로서 사용될 베이스 폴리실리콘(35)을 형성한다(제3g도).

이어, 상기 제2산화막(30)을 마스크로 사용하여 상기 폴리실리콘(34)을 상기 제2질화막(29)까지 식각하여 그 높이를 낮추고, 상기 제2질화막(29)을 식각중단층(etch stopper)으로서 이용하여 상기 제2산화막(30)을 습식식각함으로써 상기 제2산화막(30)을 모두 제거한다(제3h도).

그후, 포토마스크를 사용하여 상기 베이스 폴리실리콘(35)을 식각함으로써 워드라인을 형성하고(제3i도), 이어 평탄화용 산화막(36)을 도포한다(제3j도).

이어, 앞에서 설명된 제1실시예에서와 같이 산화막의 에치백(etch-back) 방법을 적용하여 평탄화공정을 수행한다(제3k도).

그 다음, 상기 제2질화막(29)을 제거한 후 제1질화막(27)을 식각중단층(식각정지층용 마스크)으로 사용하여 상기 제1산화막(28)을 습식식각한다(제3l)도.

이어, 상기 제1산화막(28)을 제거함으로써 드러나는 상기 제1질화막(27)을 산화방지용 마스크로서 사용하여 상기 베이스 폴리실리콘(35)중 상기 베이스영역(25) 이외의 부분에 대한 산화를 시행하여 폴리실리콘 산화막(37)을 형성시킨다(제3n도). 여기서, 상기 폴리실리콘산화막(37)은 베이스영역의 워드라인과 컬렉터영역을 격리시키는 역할을 한다.

그리고, 이상에서 설명된 바와 같이, 제1실시예에서의 질화막(9) 대신 본 실시예에서는 제1질화막(27), 제1산화막(28), 제2질화막(29)을 형성하는데, 이와 같이 상기의 두 질화막(27),(29) 사이에 상기 산화막(28)을 끼워넣음으로써 평탄화용 산화막(36)의 식각공정에서 식각두께의 균일성을 확보할 수 있게 된다

즉, 상기 평탄화용 산화막(36)의 식각에 있어서 두께를 알 수 있는 상기 제2산화막(30)에 식각조건을 맞출 수 있게 되므로 상기 산화막(36)은 최대한 보호되어질 수 있게 된다.

다음은 CMOS의 제작을 위해 VBT를 격리시키기 위한 공정으로, 제3o도에 나타낸 바와 같이, 웨이퍼의 표면에 질화막(38)과 산화막(39)을 차례로 도포한다.

이어, CMOS 영역의 상기 산화막(39) 및 상기 질화막(38)을 제거하여 CMOS 영역을 열고(제3p도), 게이트산화막(40)과 게이트폴리실리콘(41) 및 게이트폴리실리콘산화막(42)을 차례로 형성한 후 게이트영역을 정의한다(제3q도).

상기의 게이트형성공정이 완료된 후, P형의 우물층(2)에 이온주입하여 CMOS의 소오스 및 드레인영역(43)을 형성한다(제3r도).

이와 같은 CMOS의 형성공정이 완료된 후에는 다시 VBT의 컬렉터를 형성하는 공정을 수행하게 되는데, 다음에 이어질 VBT 형성공정들에서 CMOS 영역이 손상되는 것을 방지하기 위해 웨이퍼의 상면에 LTO막(44)을 도포한 후 포토마스크를 사용하여 컬렉터영역의 LTO막(44)과 산화막(39)을 차례로 식각하여 질화막(38)이 드러나도록 한다(제3s도).

이어, 상기 LTO막(44)을 마스크로서 사용하여 상기 질화막(39)을 식각하여 컬렉터영역이 드러나게 한다(제3t도).

그후, 열려진 컬렉터영역에 폴리실리콘을 도포하고 포토마스크를 사용하여 상기 폴리실리콘으로 이루어지는 DRAM의 저장영역(45)을 정의한다(제3u도).

그후, 상기 저장영역(45)의 표면에, 예를 들어, ONO 질화막과 같은 유전성물질(46)을 얇게 도포하여 커패시터 절연막을 형성한 후 다시 폴리실리콘을 상기 컬렉터영역에 도포하고 이 폴리실리콘으로 플레이트영역(47)을 정의한다(제3v도).

이상과 같은 공정들이 완료된 후에 접점공정과, 금속막 공정을 순차로 수행하여 VBT와 CMOS로 이루어지는 VBC의 중합공정을 완료한다.

한편, 본 실시예에서는 상기의 제3n도 내지 제3v도에 해당하는 공정들에서 게이트폴리실리콘(41)과 저장 폴리실리콘(45)로서 각각 다른 폴리실리콘을 사용하였으나, 본 실시예의 변형예에 따라 동일한 폴리실리콘으로써 동시에 형성시킬 수도 있다.

즉, 상기의 제3n도로 나타낸 공정에서 바로 게이트산화를 진행한 후 VBT 영역쪽만 드러나게 포토마스크 작업을 한 다음 상기 VBT 영역의 게이트산화막을 모두 제거하고 바로 폴리실리콘(35)을 도포하여 CMOS의 게이트와 VBT의 저장영역으로서 공통적으로 사용하는 방법이다.

이상에서 실시예들을 통하여 상세히 설명된 본 발명에 따르면, 셀의 구동을 위한 주변회로인 CMOS의 설계규칙(design rule)을 수직구조 바이폴라 트랜지스터(VBT)와 동일하게 할 경우 265M 이상의 고밀도 다이나믹 램의 제작이 가능하다.

즉, VBT를 이용한 다이나믹 램 셀(DRAM cell)의 간단한 제조 공정을 CMOS의 제조공정과 접합함으로써 고밀도 DRAM의 실현이 가능해 진다.

또한, 비트라인과 커패시터의 플레이트 전극이 바로 연결되고 CMOS를 주변회로로 채택함으로써 고속 고전력 다이나믹 램의 실현이 가능하게 된다.

Claims (5)

1. DRAM을 제조하는 방법에 있어서, 제1형의 기판(1)위에 제1형의 우물층(2) 및 제2형의 우물층(3)을 형성하고, CMOS의 게이트영역을 정의하는 단계와, 상기 제2형의 우물층(3) 내로 이온주입하여 수직구조 바이폴라 트랜지스터(VBT)의 베이스영역(7)과 컬렉터영역(8)을 각각 정의한 후 CMOS 영역의 격리를 위해 질화막(9)과 산화막(10)을 순차로 도포하는 단계와, 상기 VBT용 필라의 형성을 위해 필라패턴을 정의하고 상기 패턴에 따라 상기 질화막(9)과 상기 산화막(10)을 식각한 후 상기 컬렉터영역(8)의 실리콘을 식각하는 단계, 컬렉터 격리용 산화막을 형성한 후 식각에 의해 측벽산화막(11)을 형성하고 상기 베이스영역(7)의 실리콘을 식각하여 상기 VBT의 베이스를 형성하는 단계와, 질화막을 도포한 후 컬렉터와 베이스의 측벽부분의 측벽질화막(12)만 남기고 나머지 부분의 상기 질화막을 식각하고 이온주입에 의해 에미터영역(13)을 형성한 후 필라 격리용 산화막(14)을 형성하는 단계와, 상기 측벽질화막(12)을 제거하고 폴리실리콘(15)을 도포한 후 베이스 워드라인을 정의하는 단계와, 포토레지시트를 사용하여 평탄화를 시행한 후 웨이퍼 윗면의 상기 폴리실리콘(15)을 제거하는 단계와, 상기 포토레지스트를 제거한 후 산화막(16)을 도포하고 에치백에 의해 상기 산화막(16)을 평탄화시키는 단계와, 상기 산화막(16)을 식각마스크로 사용하여 상기 폴리실리콘(15)을 상기 질화막(9)의 높이까지 식각하는 단계와, 상기 질화막(9) 윗부분의 산화막(16,10)을 제거하고 상기 폴리실리콘(15)중 상기 베이스영역(7) 이외의 부분을 산화시켜 폴리실리콘산화막(17)을 형성하는 단계와, 상기 질화막(9)을 모두 제거한 후 질화막(18)과 산화막(19)을 순차로 도포하고 CMOS 영역만 드러나도록 상기 산화막(19)을 건식식각 후 상기 VBT 영역에 남은 상기 산화막(19)을 식각마스크로서 사용하여 상기 CMOS 영역의 질화막(18)을 제거하는 공정과, 상기 CMOS 영역에 이온주입하여 소오스 및 드레인(20)을 형성하고 표면에 산화막(21)을 도포한 후 상기 VBT의 컬렉터영역을 열기 위해 상기 컬렉터영역의 상기 산화막(21,19)을 식각해 내고 남아 있는 상기 산화막(21)을 마스크로서 사용하여 상기 컬렉터영역의 질화막(18)을 제거하는 단계와, 상기의 열려진 컬렉터영역에 폴리실리콘을 도포하여 저장영역(22)을 정의하는 단계와, 상기 저장영역(22)의 표면에 유전성물질(23)을 도포한 후 다시 폴리실리콘을 상기 컬렉터영역에 도포하여 플레이트 영역(24)을 정의하는 단계를 포함하는 것을 특징으로 하는 다이나믹 램 셀의 제조방법.
2. 제1항에 있어서, 상기 산화막(10)은 식각공정에서 식각방지용 마스크로서 사용되는 것을 특징으로 하는 다이나믹 램 셀의 제조방법.
3. 제2항에 있어서, 상기 산화막(10)은 상기 폴리실리콘(15)을 식각할 때 상기 질화막(9)을 보호하기 위한 마스크로서 사용되는 것을 특징으로 하는 다이나믹 램 셀의 제조방법.
4. DRAM의 제조방법에 있어서, 제1형의 기판(1)위에 제1형의 우물층(2)과 제2형의 우물층(3)을 형성하고 VBT 영역에 베이스영역(25)과 컬렉터영역(26)을 형성한 후 제1질화막(27)과, 제1산화막(28), 제2질화막(29), 제2산화막(30)을 차례로 도포하는 단계와, 상기 VBT의 필라영역을 정의한 후 이 필라영역의 상기 제2산화막(30)을 식각하고 이 산화막(30)을 마스크로서 이용하여 상기 제2질화막(29), 상기 제1산화막(28), 상기 제1질화막(27) 및 상기 컬렉터영역(26)을 차례로 식각하는 단계와, 컬렉터 격리용 산화막을 형성시킨 후 측벽산화막(31)만 남도록 식각하고 상기 베이스영역(25)의 실리콘을 식각하여 상기 VBT의 베이스를 형성하는 단계와, 웨이퍼의 표면에 질화막을 도포한 후 필라측벽부분의 질화막(32)만 남기고 나머지 부분의 질화막을 식각한 후 상기 측벽질화막(32)을 이용하여 이온주입함으로써 에미터영역(33)을 형성하고 상기 에미터영역(33)위에 필라 격리용 산화막(34)을 형성하는 단계와, 상기 측벽질화막(32)을 제거한 후 폴리실리콘을 도포하여 워드라인영역을 정의하고 상기 폴리실리콘막을 식각하여 워드라인으로서 사용될 베이스 폴리실리콘(35)을 형성하는 단계와, 상기 제2산화막(30)을 마스크로 사용하여 상기 폴리실리콘(34)을 상기 제2질화막(29)까지 식각하여 그 높이를 낮추고, 상기 제2질화막(29)을 식각중단층으로 이용하여 상기 제2산화막(30)을 모두 제거하는 단계와, 상기 베이스 폴리실리콘(35)을 식각하여 워드라인을 형성한 후 평탄화용 산화막(36)을 도포하고 에치백에 의해 평탄화하는 단계와, 상기 제2질화막(29)을 제거한 후 제1질화막(27)을 식각중단층으로 사용하여 상기 제1산화막(28)을 습식식각하는 단계와, 상기 제1질화막(27)을 산화방지용 마스크로서 사용하여 상기 베이스 폴리실리콘(35)중 상기 베이스영역(25) 이외의 부분에 대한 산화를 시행하여 폴리실리콘산화막(37)을 형성하는 단계와, 상기 VBT 영역을 격리시키기 위해 웨이퍼의 표면에 질화막(38)과 산화막(39)을 차례로 도포한 후 상기 CMOS 영역의 상기 산화막(39) 및 상기 질화막(38)을 제거하고 게이트산화막(40)과 게이트폴리실리콘(41) 및 게이트폴리실리콘산화막(42)을 차례로 형성한 후 게이트영역을 정의하는 단계와, 상기의 게이트형성공정이 완료된 후 P형의 우물층(2)에 이온주입하여 CMOS의 소오스 및 드레인영역(43)을 형성하고 웨이퍼의 상면에 LTO막(44)을 도포한 후 포토마스크를 사용하여 컬렉터영역의 LTO막(44)과 산화막(39)을 차례로 식각하여 질화막(38)이 드러나도록 하는 단계와, 상기 LTO막(44)을 마스크로서 사용하여 상기 질화막(39)을 식각하여 상기 컬렉터영역이 드러나게 한 후 폴리실리콘을 도포하고 포토마스크를 사용하여 상기 폴리실리콘으로 이루어지는 저장영역(45)을 정의하는 단계와, 상기 저장영역(45)의 표면에 유전성물질(46)을 도포한 후 상기 컬렉터영역에 폴리실리콘을 도포하여 플레이트영역(47)을 정의하는 단계를 포함하는 것을 특징으로 하는 다이나믹 램 셀의 제조방법.
5. DRAM을 제조하는 방법에 있어서, P형의 기판(1) 위의 VBT 영역에 매립층을 형성한 후 상기 매립층에 에미터영역을 정의하는 단계와, 상기 VBT 영역에 N형의 에피택셜층을 형성하여 베이스영역 및 컬렉터영역을 정의하고 P형의 MOS를 제작하는 단계와, 상기 P형의 기판(1)과 P형의 우물층(2)을 형성한 후 N형 MOS의 게이트영역을 정의하고 질화막(9)과 산화막(10)을 순차로 도포하는 단계와, 필라의 형성을 위해 필라패턴을 정의하고 이 패턴에 따라 상기 질화막(9)과 상기 산화막(10)을 식각한 후 상기 컬렉터영역의 실리콘을 식각하는 단계와, 컬렉터 격리용 산화막을 형성한 후 식각에 의해 측벽산화막(11)을 형성하고 상기 베이스영역의 상기 에피택셜층을 식각하여 상기 VBT의 베이스를 형성하는 단계와, 질화막을 도포한 후 컬렉터와 베이스의 측벽부분의 질화막(12)만 남기고 나머지 부분의 상기 질화막을 식각하고 이온주입에 의해 에미터영역(13)을 형성한 후 필라 격리용 산화막(14)을 형성하는 단계와, 상기 측벽질화막(12)을 제거하고 폴리실리콘(15)을 도포한 후 베이스 워드라인을 정의하는 단계와, 포토레지스트를 사용하여 평탄화를 시행한 후 웨이퍼 윗면의 상기 폴리실리콘(15)을 제거하는 단계와, 상기 포토레지스트를 제거한 후 산화막(16)을 도포하고 에치백에 의해 상기 산화막(16)을 평탄화시키는 단계와, 상기 산화막(16)을 식각마스크로 사용하여 상기 폴리실리콘(15)을 상기 질화막(9)의 높이까지 식각하는 단계와, 상기 질화막(9) 윗부분의 산화막(16,10)을 제거하고 상기 폴리실리콘(15)중 상기 베이스영역(7) 이외의 부분을 산화시켜 폴리실리콘산화막(17)을 형성하는 단계와, 상기 질화막(9)을 모두 제거한 후 질화막(18)과 산화막(19)을 순차로 도포하고 상기 NMOS 영역만 드러나도록 상기 산화막(19)을 건식식각한 후 상기 VBT 영역에 남은 상기 산화막(19)을 식각마스크로서 사용하여 상기 NMOS 영역의 질화막(18)을 제거하는 단계와, 상기 NMOS 영역에 이온주입하여 소오스 및 드레인(20)을 형성하고 표면에 산화막(21)을 도포한 후 상기 VBT의 컬렉터영역을 열기 위해 상기 컬렉터영역의 상기 산화막(21,19)을 식각해 내고 남아 있는 상기 산화막(21)을 마스크로서 사용하여 상기 컬렉터영역의 질화막(18)을 제거하는 단계와, 상기의 열려진 컬렉터영역에 폴리실리콘을 도포하여 저장영역(22)을 정의하는 단계와, 상기 저장영역(22)의 표면에 유전성물질(23)을 도포한 후 다시 폴리실리콘을 상기 컬렉터영역에 도포하여 플레이트영역(24)을 정의하는 단계를 포함하는 것을 특징으로 하는 다이나믹 램 셀의 제조방법.