KR950007109A

KR950007109A - 다이나믹 램 셀의 제조방법

Info

Publication number: KR950007109A
Application number: KR1019930016119A
Authority: KR
Inventors: 여순일; 이춘수; 채상훈; 이규홍; 이진효
Original assignee: 양승택; 재단법인 한국전자통신연구소
Priority date: 1993-08-19
Filing date: 1993-08-19
Publication date: 1995-03-21
Also published as: KR970000224B1

Abstract

본 발명은 수직구조 바이폴라 트랜지스터를 이용한 다이나믹 램 셀 종합공정 방법에 관한 것으로 동일한 기판위에 수직구조 바이폴라 트랜지스터와 CMOS를 제작한 바이 CMOS(BiCMOS)공정 방법이다.

상기 종합공정 방법은 제작의 우선순위에 따라 CMOS의 게이트영역의 공정을 수직구조 바이폴라 트랜지스터 공정 이전에 수행하는 방법과 상기 CMOS의 게이트영역의 공정을 수직구조 바이폴라 트랜지스터 공정이후에 수행하는 방법으로 수직구조 바이폴라 트랜지스터와 CMOS를 종합공정하여 수직구조 바이폴라 다이나믹 램 셀을 구현한다.

따라서 256M 이상의 고밀도 다이나믹 램의 실현이 가능하고 비트라인과 커패시터의 플레이트 전극이 바로 연결이 되고 CMOS를 주변회로로 채택하므로써 고속 및 저전력 다이나믹 램의 실현이 가능하다.

Description

다이나믹 램 셀의 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 의해 제조된 기본소자들을 나타낸 단면도.

Claims

DRAM을 제조하는 방법에 있어서, 제1형의 기판(1)위에 제1형의 우물층(2) 및 제2형의 우물층(3)을 형성하고, CMOS의 게이트영역을 정의하는 단계와, 상기 제2형의 우물층(3) 내로 이온주입하여 수직구조 바이폴라 트랜지스터(VBT)의 베이스영역(7)과 컬렉터영역(8)을 각각 정의한 후 CMOS 영역의 격리를 위해 질화막(9)과 산화막(10)을 순차로 도포하는 단계와, 상기 VBT용 필라의 형성을 위해 필라패턴을 정의하고 상기 패턴에 따라 상기 질화막(9)과 상기 산화막(10)을 식각한 후 상기 컬렉터영역(8)의 실리콘을 식각하는 단계와, 컬렉터 격리용 산화막을 형성한 후 식각에 의해 측벽 산화막(11)을 형성하고 상기 베이스영역(7)의 실리콘을 식각하여 상기 VBT의 베이스를 형성하는 단계와, 질화막을 도포한 후 컬렉터와 베이스의 측벽부분의 질화막(12)만 남기고 나머지 부분의 상기 질화막을 식각하고 이온주입에 의해 에미터영역(13)을 형성한 후 필라 격리용 산화막(14)을 형성하는 단계와, 상기 측벽질화막(12)을 제거하고 폴리실리콘(15)을 도포한 후 베이스 워드라인을 정의하는 단계와, 포토레지스트를 사용하여 평탄화를 시행한 후 웨이퍼 윗면의 상기 폴리실리콘(15)을 제거하는 단계와, 상기 포토레지스트를 제거한 후 산화막(16)을 도포하고 에치백에 의해 상기 산화막(16)을 평탄화시키는 단계와, 상기 산화막(16)을 식각마스크로 사용하여 상기 폴리 실리콘(15)을 상기 질화막(9)의 높이까지 식각하는 단계와, 상기 질화막(9) 윗부분의 산화막(16,10)을 제거하고 상기 폴리실리콘(15) 중 상기 베이스영역(7) 이외의 부분을 산화시켜 폴리실리콘산화막(17)을 형성하는 단계와, 상기 질화막(9)을 모두 제거한 후 질화막(18)과 산화막(19)을 순차로 도포하고 CMOS영역만 드러나도록 상기 산화막(19)을 건식식각한 후 상기 VBT영역에 남은 상기 산화막(19)을 식각마스크로서 사용하여 상기 CMOS영역의 질화막(18)을 제거하는 공정과 상기 CMOS영역에 이온주입하여 소오스 및 드레인(20)을 형성하고 표면에 산화막(21)를 도포한 후 상기 VBT의 컬렉터 영역을 열기위해 상기 컬렉터 영역의 상기 산화막(21,19)을 식각해 내고 남아 있는 상기 산화막(21)을 마스크로서 사용하여 상기 컬렉터영역의 질화막(18)을 제거하는 단계와, 상기의 열려진 컬렉터영역에 폴리실리콘을 도포하여 저장영역(22)을 정의하는 단계와, 상기 저장영역(22)의표면에 유전성물질(23)을 도포한 후 다시 폴리실리콘을 상기 컬렉터영역에 도포하여 플레이트 영역(24)을 정의하는 단계를 포함하는 것을 특징으로 하는 다이나믹 램 셀의 제조방법.
제1항에 있어서, 상기 산화막(10)은 식각공정에서 식각방지용 마스크로서 사용되는 것을 특징으로 하는 다이나믹 램 셀의 제조방법
제2항에 있어서, 상기 산화막(10)은 상기 폴리실리콘(15)을 식각할 때 상기 질화막(9)을 보호하기 위한 마스크로서 사용되는 것을 특징으로 하는 다이나믹 램 셀의 제조방법
DRAM의 제조방법에 있어서, 제1형의 기판(1)위에 제1형의 우물층(2)과 제2형의 우물층(3)을 형성하고 VBT영역에 베이스영역(25)과 켈렉터영역(26)을 형성한 후 제1질화막(27)과, 제1산화막(28), 제2질화막(29), 제2산화막(30)을 차례로 도포하는 단계와, 상기 VBT의 필라영역을 정의한 후 이 필라영역의 상기 제2산화막(30)을 식각하고 이 산화막(30)을 마스크로서 이용하여 상기 제2질화막(29), 상기 제1산화막(28), 상기 제1질화막(27) 및 상기 컬렉터영역(26)을 차례로 식각하는 단계와, 컬렉터 격리용 산화막을 형성시킨 후 측벽산화막(31)만 남도록 식각하고상기 베이스영역(25)의 실리콘을 식각하여 상기 VBT의 베이스를 형성하는 단계와, 웨이퍼의 표면에 질화막을 도포한 후 필라측벽부분의 질화막(32)만 남기고 나머지 부분의 질화막을 식각한 후 상기 측별질화막(32)을 이용하여 이온주입함으로써 에미터 영역(33)을 형성하고 상기 에미터영역(33)위에 필라 격리용 산화막(34)을 형성하는 단계와, 상기 측벽질화막(32)을 제거한 후 폴리실리콘을 도포하여 워드라인영역을 정의하고 상기 폴리실리콘막을 식각하여 워드라인으로서 사용될 베이스 폴리실리콘(35)을 형성하는 단계와, 상기 제2산화막(30)을 마스크로 사용하여 상기 폴리실리콘(34)을 상기 제2질화막(9)까지 식각하여 그 높이를 낮추고, 상기 제2질화막(29)을 식각중단층으로서 이용하여 상기 제2산화막(30)을 모두 제어하는 단계와, 상기 베이스 폴리실리콘(35)을 식각하여 워드라인을 형성한 후 평탄화용 산화막(36)을 도포하고 에치백에 의해 평탄화하는 단계와, 상기 제2질화막(29)을 제거한 후 제1질화막(27)을 식각 중단층으로 사용하여 상기 제1산화막(28)을 습식식각 단계와, 상기 제1질화막(27)을 산화방지용 마스크로서 사용하여 상기 베이스 폴리실리콘(35) 중 상기 베이스영역(25) 이외의 부분에 대한 산화를 시행하여 폴리실리콘산화막(37)을 형성하는 단계와, 상기 VBT영역을 격리시키기 위해 웨이퍼의 표면에 질화막(38)과 산화막(39)을 차례로 도포한 후 상기 CMOS영역의 상기 산화막(39) 및 상기 질화막(38)을 제거하고 게이트 산화막(40)과 게이트폴리실리콘(41) 및 게이트폴리실리콘 산화막(42)을 차례로 형성한 후 게이트영역을 정의하는 단계와, 상기의 게이트형성공정이 완료된 후 P형의 우물층(2)에 이온주입하여 CMOS의 소오스 및 드레인영역(43)을 형성하고 웨이퍼의 상면에 LTO박(44)을 도포한 후 포토마스크를 사용하여 컬렉터영역의 LTO막(44)와 산화막(39)을 차례로 식각하여 질화막(38)이 드러나도록 하는 단계와, 상기 LTO막(44)을 마스크로서 사용하여 상기 질화막(39)을 식각하여 상기 컬렉터영역이 드러나게 한 후 폴리실리콘을 도포하고 포토마스크를 사용하여 상기 폴리실리콘으로 이루어지는 저장영역(45)을 정의하는 단계와, 상기 저장영역(45)의 표면에 유전성물질(46)을 도포한 후 상기 컬렉터영역에 폴리실리콘을 도포하여 플레이트영역(47)을 정의하는 단계를 포함하는 것을 특징으로 하는 다이나믹 램 셀의 제조방법.
DRAM을 제조하는 방법에 있어서, P형의 기판(1)위의 VBT영역에 매립층을 형성한 후 상기 매립층에 에미터영역을 정의하는 단계와, 상기 VBT영역에 N형의 에피택셜층을 형성하여 베이스영역 및 컬렉터영역을 정의하고 P형의 MOS를 제작하는 단계와, 상기 P형의 기판(1)과 P형의 우물층(2)을 형성한 후 N형 MOS의 게이트영역을 정의하고 질화막(9)과 산화막(10)을 순차로 도포하는 단계와, 필라의 형성을 위해 필라패턴을 정의하고 이 패턴에 따라 상기 질화막(9)과 상기 산화막(10)을 식각한 후 상기 컬렉터영역의 실리콘을 식각하는 단계와, 컬렉터 격리용 산화막을 형성한 후 식각에 의해 측벽 산화막(11)을 형성하고 상기 베이스영역의 상기 에피택셜층을 식각하여 상기 VBT의 베이스를 형성하는 단계와, 질화막을 도포한 후 컬렉터와 베이스의 측벽부분의 질화막(12)만 남기고 나머지 부분의 상기 질화막을 식각하고 이온주입에 의해 에미터영역(13)을 형성한 후 필라 격리용 산화막(14)을 형성하는 단계와, 상기 측벽질화막(12)을 제거하고 폴리실리콘(15)을 도포한 후 베이스 워드라인을 정의하는 단계와, 포토레지스트를 사용하여 평탄화를 시행한 후 웨이퍼 윗면의 상기 폴리실리콘(15)을 제거하는 단계와, 상기 포토레지스트를 제거한 후 산화막(16)을 도포하고 에치백에 의해 상기 산화막(16)을 평탄하시키는 단계와, 상기 산화막(16)을 식각마스크로 사용하여 상기 폴리 실리콘(15)을 상기 질화막(9)의 높이까지 식각하는 단계와, 상기 질화막(9) 윗부분의 산화막(16,10)을 제거하고 상기 폴리실리콘(15) 중 상기 베이스영역(7) 이외의 부분을 산화시켜 폴리실리콘산화막(17)을 형성하는 단계와, 상기 질화막(9)을 모두 제거한 후 질화막(18)과 산화막(19)을 순차로 도포하고 상기 NMOS영역만 드러나도록 상기 산화막(19)을 건식식각한 후 상기 VBT영역에 남은 상기 산화막(19)을 식각마스크로서 사용하여 상기 NMOS영역의 질화막(18)을 제거하는 단계와, 상기 NMOS영역에 이온주입하여 소오스 및 드레인(20)을 형성하고 표면에 산화막(21)을 도포한 후 상기 VBT의 컬렉터 영역을 열기위해 상기 컬렉터영역의 상기 산화막(21,19)을 식각해 내고 남아 있는 상기 산화막(21)을 마스크로서 사용하여 상기 컬렉터영역의 질화막(18)을 제거하는 단계와, 상기의 열려진 컬렉터영역에 폴리실리콘을 도포하여 저장영역(22)을 정의하는 단계와, 상기 저장영역(22)의 표면에 유전성물질(23)을 도포한 후 다시 폴리 실리콘을 상기 컬렉터영역에 도포하여 플레이트 영역(24)을 정의하는 단계를 포함하는 것을 특징으로 하는 다이나믹 램 셀의 제조방법

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.