JPS62193167A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62193167A JPS62193167A JP61032949A JP3294986A JPS62193167A JP S62193167 A JPS62193167 A JP S62193167A JP 61032949 A JP61032949 A JP 61032949A JP 3294986 A JP3294986 A JP 3294986A JP S62193167 A JPS62193167 A JP S62193167A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は素子分離技術を利用した容世構造に関アクセス
メモリＣＤ−ＲＡＭ）の容量を対象とする。
メモリＣＤ−ＲＡＭ）の容量を対象とする。
テーパ溝をもつ酸化膜分離技術を用いたＤＲＡＭのため
の微細化容量については、１９８４年アイ・イ・ディ・
エム ｐ７５〜７８ティ、シバタ“ＮＭＯＳプロセスイ
ンテエグレーションフォーアＩＭワード×１ビットディ
ラアム”ＩＥＤＭｐｐ７５−７Ｂ Ｔ、 ５ｈｉｂａｔ
ａ ＮＭＯＳＰＲＯＣＥＳＳ Ｉｎｔｅｇｒａ−ｔ
ｉｏｎ Ｆｏｒ ＡＩＭＷｏｒｄＸＩＢｉｔ Ｄ
ＲＡＭ’に記載されている。
の微細化容量については、１９８４年アイ・イ・ディ・
エム ｐ７５〜７８ティ、シバタ“ＮＭＯＳプロセスイ
ンテエグレーションフォーアＩＭワード×１ビットディ
ラアム”ＩＥＤＭｐｐ７５−７Ｂ Ｔ、 ５ｈｉｂａｔ
ａ ＮＭＯＳＰＲＯＣＥＳＳ Ｉｎｔｅｇｒａ−ｔ
ｉｏｎ Ｆｏｒ ＡＩＭＷｏｒｄＸＩＢｉｔ Ｄ
ＲＡＭ’に記載されている。
その概要は第８図乃至第１２図に示すように、シリコン
（Ｓｉ）基板１表面をシリコン酸化膜（Ｓ＋０．）より
なるマスク２を用いてテーパーエッチしてテーバ状素子
分離溝３を形成しく第８図）、この溝３を埋めこむよう
にケミカル・ペーパー・デポジション（ＣＶＤ）法によ
るシリコン酸化膜（５ｉＯｚ ）４をデポジットしなが
ら一方で平坦化のためエッチバックする（第９図）。次
いでｎ“打込み法により導入した後、表面酸化膜（絶縁
膜）６を形成しく第１０図）、その上に多結晶シリコン
（ポリＳ ｉ ）膜７を選択的に形成する。その上にシ
リコン酸化膜からなる層間膜８を堆積することにより、
ｎ型層５とポリＳｉ７を電極とするＭＯＳ容量Ｃ１を形
成する。（第１１図）。このＭＯＳ容量ＣＩに隣接する
半導体基板表面にはゲート酸化膜９が形成され、＠２層
目の多結晶ポリシリコン（ポリ５ｉ）１０によりゲート
電極が形成されこのゲートを極１（１’イオン注入マス
クとして、セルファラインで形成されたソース、ドレイ
ン径路層１１，１１’によりＭＯＳトランジスタが形成
されている。
（Ｓｉ）基板１表面をシリコン酸化膜（Ｓ＋０．）より
なるマスク２を用いてテーパーエッチしてテーバ状素子
分離溝３を形成しく第８図）、この溝３を埋めこむよう
にケミカル・ペーパー・デポジション（ＣＶＤ）法によ
るシリコン酸化膜（５ｉＯｚ ）４をデポジットしなが
ら一方で平坦化のためエッチバックする（第９図）。次
いでｎ“打込み法により導入した後、表面酸化膜（絶縁
膜）６を形成しく第１０図）、その上に多結晶シリコン
（ポリＳ ｉ ）膜７を選択的に形成する。その上にシ
リコン酸化膜からなる層間膜８を堆積することにより、
ｎ型層５とポリＳｉ７を電極とするＭＯＳ容量Ｃ１を形
成する。（第１１図）。このＭＯＳ容量ＣＩに隣接する
半導体基板表面にはゲート酸化膜９が形成され、＠２層
目の多結晶ポリシリコン（ポリ５ｉ）１０によりゲート
電極が形成されこのゲートを極１（１’イオン注入マス
クとして、セルファラインで形成されたソース、ドレイ
ン径路層１１，１１’によりＭＯＳトランジスタが形成
されている。
このＭＯＳトランジスタのソース・ドレイン径路と容量
Ｃ１とが直列接続されたＤＲＡＭのセルが得られろ（第
１２図）。
Ｃ１とが直列接続されたＤＲＡＭのセルが得られろ（第
１２図）。
上記のような素子分離技術においては、分離溝の形成に
あたってアルカリ系のエッチ液を用いる異方性エッチ技
術によって溝の幅を決める。溝はテーパな有するため、
その素子分離幅（第８図のＷ＋）は大きくなる。さらに
、テーパーエッチ部に形成される容量が少ないため、微
細化された高容量を得ることは困難である。
あたってアルカリ系のエッチ液を用いる異方性エッチ技
術によって溝の幅を決める。溝はテーパな有するため、
その素子分離幅（第８図のＷ＋）は大きくなる。さらに
、テーパーエッチ部に形成される容量が少ないため、微
細化された高容量を得ることは困難である。
本発明は上記のような問題を克服する１こめＫなされた
ものであって、その目的は素子分離幅を狭くし、かつ、
微細化された高容量を得ることにある。
ものであって、その目的は素子分離幅を狭くし、かつ、
微細化された高容量を得ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面からあきらかになろう。
本明細書の記述及び添付図面からあきらかになろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
丁なわち、Ｓｉ半導体基体の表面に７字形状の溝と、こ
の溝を埋め込むように形成した酸化膜とにより素子分離
されたＳｉ牛導体島領域を有している。ＭＯＳ容量は上
記７字形状の溝のテーバ状斜面全域を含む半導体主面表
面に形成する。素子分離は７字形状の溝のテーパ状斜面
を除く溝部で行なう。
の溝を埋め込むように形成した酸化膜とにより素子分離
されたＳｉ牛導体島領域を有している。ＭＯＳ容量は上
記７字形状の溝のテーバ状斜面全域を含む半導体主面表
面に形成する。素子分離は７字形状の溝のテーパ状斜面
を除く溝部で行なう。
上記した手段によれば溝の斜面全域を容量として使用す
るため容量のチップに占める面積を増大させることな（
高容量値の容量を形成できる。さらに、素子分離は溝の
斜面域を除（狭い幅の溝部で行なうため幅の狭い素子分
離溝が形成でき、集積化された高容量をもつＤＲＡＭセ
ルが実現し、前記目的を達成するものである。
るため容量のチップに占める面積を増大させることな（
高容量値の容量を形成できる。さらに、素子分離は溝の
斜面域を除（狭い幅の溝部で行なうため幅の狭い素子分
離溝が形成でき、集積化された高容量をもつＤＲＡＭセ
ルが実現し、前記目的を達成するものである。
第１図乃至第５図は本発明の一実施例を示すものであっ
て、素子分離溝を利用したＤＲＡＭセルの製造プロセス
の要部夕示す工程断面図である。
て、素子分離溝を利用したＤＲＡＭセルの製造プロセス
の要部夕示す工程断面図である。
以下工程順に説明する。
（１）１は半導体基板、たとえばｐ−型Ｓｉ結晶基板で
、ホトレジストヲ用いて形成した酸化膜２をマスクにし
てアルカリエッチ液を使ったＳｉの異方性エッチにより
テーパ溝３をあけ、ついでドライエッチにより垂直方向
の溝１３をあける（第１図）。
、ホトレジストヲ用いて形成した酸化膜２をマスクにし
てアルカリエッチ液を使ったＳｉの異方性エッチにより
テーパ溝３をあけ、ついでドライエッチにより垂直方向
の溝１３をあける（第１図）。
（２）ＣＶ Ｄ 、Ｓ ｉ Ｏｔをデポジットし、かつ
平坦化のためのエッチバックを行って垂直溝１３を埋め
るＳｉｎ、膜１４を厚く形成する。（第２図）。
平坦化のためのエッチバックを行って垂直溝１３を埋め
るＳｉｎ、膜１４を厚く形成する。（第２図）。
（３）全面酸化して容量の誘電膜となる５ｉＯ１膜６を
薄（（３００〜５００λ）形成し、ホトレジストを使り
てマスク材１５を形成し、このマスク材１５と厚い酸化
膜１４をマスクにドナ（リン、ヒ素等）イオン打込みを
行って溝の斜面および上面にかけて容量の一電極（下電
極）となるｎ＋拡散層５をつくることによりＭＯＳ容量
を形成する。（第３図） （４）第１ｆｆｉポリ５ｉ７１にデポジットし、パター
ニングして容量の上部電極７を形成した後、これを覆う
ようにＣＶ Ｄ−８ｊｏｙχデボジ・ｌトして眉間絶縁
膜８を形成する（第４図）。
薄（（３００〜５００λ）形成し、ホトレジストを使り
てマスク材１５を形成し、このマスク材１５と厚い酸化
膜１４をマスクにドナ（リン、ヒ素等）イオン打込みを
行って溝の斜面および上面にかけて容量の一電極（下電
極）となるｎ＋拡散層５をつくることによりＭＯＳ容量
を形成する。（第３図） （４）第１ｆｆｉポリ５ｉ７１にデポジットし、パター
ニングして容量の上部電極７を形成した後、これを覆う
ようにＣＶ Ｄ−８ｊｏｙχデボジ・ｌトして眉間絶縁
膜８を形成する（第４図）。
（５）基板の上記ＭＯＳ容量に接する上面側で熱酸化に
よるゲート酸化膜９を形成し、第２ＮボＩＪＳｉをデポ
ジット、バターニングすることによりポリＳｉゲート１
０を形成する。このポリＳｉゲートと容量をつ（る第１
層ボＩＪ Ｓ ｉ ７をマスクにしてドナイオン打込み
、拡散を行うことにより自己整合的にソース・ドレイン
ｎ＋層１１を形成する。
よるゲート酸化膜９を形成し、第２ＮボＩＪＳｉをデポ
ジット、バターニングすることによりポリＳｉゲート１
０を形成する。このポリＳｉゲートと容量をつ（る第１
層ボＩＪ Ｓ ｉ ７をマスクにしてドナイオン打込み
、拡散を行うことにより自己整合的にソース・ドレイン
ｎ＋層１１を形成する。
（第５図）。
第５図において、■は素子分離溝部、■は容量部、■は
ｎチャネルＭＯＳＦＥＴであってこれら罠よりＤＲＡＭ
の１セルが構成される。
ｎチャネルＭＯＳＦＥＴであってこれら罠よりＤＲＡＭ
の１セルが構成される。
第６図は上記製造方法により形成したＤＲＡＭの平面図
で、そのＡ−Ａ断面が第５図に対応する。
で、そのＡ−Ａ断面が第５図に対応する。
第７図は第５図のセルに等価の回路図である。
このような実施例から得られる効果は下記のとおりであ
る。
る。
（１）容量を形成する部分のＳｉにあけられた溝は従来
のテーパ溝と同じくテーパエッチで形成する。
のテーパ溝と同じくテーパエッチで形成する。
一方、素子分離のためテーパエッチ後は垂直エッチ（又
は逆テーバエッチ）を行うために狭い分離溝幅Ｗ２で素
子分離が可能である。
は逆テーバエッチ）を行うために狭い分離溝幅Ｗ２で素
子分離が可能である。
なお、第１図と＠８図（従来）とを対照し、ａ）ｂ、ｃ
）ｄであり、したがってＷ、＜Ｗ、となる。（たとえば
Ｗ、ニア、５μｍに対しＷ、 ： ４．５μｍ）以上本
発明者によってなされた発明′１に実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
）ｄであり、したがってＷ、＜Ｗ、となる。（たとえば
Ｗ、ニア、５μｍに対しＷ、 ： ４．５μｍ）以上本
発明者によってなされた発明′１に実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
本発明はＤＲＡＭに適用した場合量も効果を奏する。
本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明丁れば次のとおりである。
て得られる効果を簡単に説明丁れば次のとおりである。
すなわち、テーパーエッチ８ｐの容量を減ら丁ことなく
幅の狭い素子分離溝を形成でき容量の高集積化を図るこ
とができる。
幅の狭い素子分離溝を形成でき容量の高集積化を図るこ
とができる。
第１図乃至第５図は本発明の一実施例を示すＤＲＡＭ製
造のための工程断面図である。 第６図はＤＲＡＭの平面図である。 第７図は第５図に等価の回路図である。 第８図乃至第１２図は従来の例１示す工程断面図である
。 １・・・Ｓｉ基板、３・・・デーパ溝、５・・・ｎ中波
散層、６・・・絶縁膜、７・・・第１層ポリＳｉ、８・
・・層間膜、９・・・ゲー）Ｓｉ０２膜、１０・・・ゲ
ート（第２層ポリＳｉ）、１１・・・ソース、ドレイン
ｎ＋層。 第 ４ 図 第 ６ 図 νＬ 、Ｊ 第 ７ 図 Ｄム 第 ８ 図 第 ９ 図 第１０図
造のための工程断面図である。 第６図はＤＲＡＭの平面図である。 第７図は第５図に等価の回路図である。 第８図乃至第１２図は従来の例１示す工程断面図である
。 １・・・Ｓｉ基板、３・・・デーパ溝、５・・・ｎ中波
散層、６・・・絶縁膜、７・・・第１層ポリＳｉ、８・
・・層間膜、９・・・ゲー）Ｓｉ０２膜、１０・・・ゲ
ート（第２層ポリＳｉ）、１１・・・ソース、ドレイン
ｎ＋層。 第 ４ 図 第 ６ 図 νＬ 、Ｊ 第 ７ 図 Ｄム 第 ８ 図 第 ９ 図 第１０図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の表面にＹ字形状の溝及びこの溝を埋め
込んだ酸化膜とにより素子分離された半導体島領域を有
し、この半導体島領域表面にＭＯＳ容量及びＭＯＳトラ
ンジスタが設けられた半導体装置であって、上記ＭＯＳ
容量は上記Ｙ字形状の溝の斜面をふくむ半導体主面表面
に形成された拡散層と、絶縁膜及びその上に形成された
多結晶半導体層とからなることを特徴とする半導体装置
。 ２、上記ＭＯＳトランジスタとＭＯＳ容量とでダイナミ
ックＲＡＭセルが構成される特許請求の範囲第１項に記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032949A JPS62193167A (ja) | 1986-02-19 | 1986-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032949A JPS62193167A (ja) | 1986-02-19 | 1986-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62193167A true JPS62193167A (ja) | 1987-08-25 |
Family
ID=12373192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61032949A Pending JPS62193167A (ja) | 1986-02-19 | 1986-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62193167A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235324A (ja) * | 2007-03-16 | 2008-10-02 | Fujitsu Ltd | 半導体装置とその製造方法 |
-
1986
- 1986-02-19 JP JP61032949A patent/JPS62193167A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235324A (ja) * | 2007-03-16 | 2008-10-02 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US8258040B2 (en) | 2007-03-16 | 2012-09-04 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
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