KR100313534B1 - 반도체 메모리 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 셀트랜지스터의 소스에 접속되는 비트라인 플러그를 형성하는 과정에서 사용하는 질화막 하드마스크가 주변회로영역의 게이트 측벽 형성 공정시 그 일부가 식각되거나 두께가 얇아지게 되어, 이후의 콘택홀 형성공정에서 식각 마진의 확보가 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 질화막 하드마스크의 상부에 산화막을 증착하고, 그 산화막과 질화막 하드마스크 패턴의 측면에 질화막 측벽을 형성하고, 그 산화막, 질화막, 질화막측벽을 하드마스크로 사용함으로써, 주변회로영역의 게이트 측벽 형성시 식각비와 식각량의 결정에 중요한 역할을 하는 질화막이 식각됨을 방지하여, 이후의 콘택홀 형성공정에서의 식각마진을 용이하게 확보함과 아울러 오식각에 의한 공정의 신뢰도 저하를 방지함으로써, 공정의 신뢰성을 향상시키는 효과가 있다.

Description

반도체 메모리 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 메모리셀의 비트라인 플러그를 형성하는 하드마스크인 질화막이 주변회로영역의 게이트 측벽 형성과정에서 불균일하게 식각되는 것을 방지하여, 공정마진을 확보하는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.

도1a 내지 도1c는 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 분리구조(2)를 형성하여 메모리셀이 형성될 셀영역(10)과 반도체 메모리의 주변회로가 형성될 주변회로영역(20)을 정의하고, 상기 셀영역(10)과 주변회로영역(20)의 각각에 셀트랜지스터와 게이트를 형성하고, 상기 구조의 상부전면에 다결정실리콘(3)을 증착하고, 평탄화하여 상기 셀트랜지스터의 게이트와 주변회로영역에 형성한 게이트의 상부를 노출시킨 후, 질화막(4)을 상기 다결정실리콘(3)의 상부에 증착하는 단계(도1a)와; 사진식각공정을 통해 상기 증착한 질화막(4)을 패터닝하여, 상기 셀게이트의 공통소스에 접하는 다결정실리콘(3) 영역의 상부에 위치하는 질화막(4) 패턴을 형성한 후, 그 질화막(4) 패턴을 식각마스크로 사용하는 식각공정으로 상기 증착된 다결정실리콘(3)을 제거하여, 비트라인이 접속될 비트라인 플러그(5)를 형성하는 단계(도1b)와; 상기 구조의 상부전면에 산화막을 증착하고, 건식식각하여 상기 주변회로영역(20)에 형성된 게이트의 측면에 측벽(6)을 형성하고, 상기 구조의 상부전면에산화막(7)을 증착하고, 그 산화막(7)의 일부에 콘택홀을 형성하여 상기 비트라인 플러그(5)의 상부를 노출시킴과 아울러 상기 주변회로영역(20)에 형성된 소자의 일부영역을 노출시키는 단계(도1c)를 포함하여 구성된다.

이후의 공정에서는 상기 콘택홀을 통해 비트라인 플러그(5)에 접속됨과 아울러 주변회로영역(20)에 형성된 소자의 특정영역에 접속되는 비트라인을 형성하게 된다.

이하, 상기와 같은 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)의 일부영역에 트랜치를 형성하고, 그 트랜치 내에 산화막을 채워 분리구조(2)를 형성하여, 소자형성영역을 정의함과 아울러 그 소자형성영역 내에서 반도체 메모리셀이 형성될 셀영역(10)과 그 반도체 메모리셀을 구동하는 주변회로가 형성될 주변회로영역(20)을 정의한다.

그 다음, 상기 구조의 상부전면에 게이트산화막, 다결정실리콘, 실리사이드, 절연막을 순차적으로 증착하고, 패터닝하여 상기 셀영역(10)과 주변회로영역(20)에 게이트를 형성한 후, 저농도의 불순물 이온을 주입하여 저농도 소스 및 드레인을 구현한다.

그 다음, 상기 구조의 상부전면에 산화막을 증착한 후, 상기 셀영역(10)에 증착된 산화막 만을 건식식각하여 상기 셀영역(10)에 형성된 셀트랜지스터의 게이트 측면에 측벽을 형성한다.

그 다음, 상기 구조의 상부전면에 다결정실리콘(3)을 증착하고, 평탄화하여 상기 셀영역(10)과 주변회로영역(20)에 형성한 게이트의 최상층인 절연막을 노출시킨다.

이와 같은 평탄화공정으로, 상기 셀영역(10)의 게이트 사이에는 독립적인 다결정실리콘(3) 패턴이 잔존하게 되며, 이는 플러그로 작용한다.

그 다음, 상기 구조의 상부전면에 질화막(4)을 증착한다.

그 다음, 도1b에 도시한 바와 같이 사진식각공정을 통해 상기 질화막(4)을 패터닝하여 상기 셀영역(10)에 형성한 셀트랜지스터의 공통소스의 상부측에 위치하는 질화막(4) 패턴을 형성한다.

그 다음, 상기 질화막(4) 패턴을 하드마스크로 사용하는 식각공정으로 상기 노출되어 있는 다결정실리콘(3)을 모두 제거함으로써, 상기 셀 트랜지스터의 공통소스에 접속되는 비트라인 플러그(5)를 형성한다.

그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막을 건식식각하여 상기 주변회로영역(20)에 형성된 게이트의 측면에 측벽(6)을 형성하고, 고농도의 불순물 이온을 이온주입하여 상기 주변회로영역(20)에 LDD구조의 모스 트랜지스터를 제조한다.

그러나, 상기 측벽(6)의 형성을 위한 식각공정에서 상기 잔존하는 질화막(4) 패턴의 일부가 손상되거나, 그 두께가 얇아질 수 있게되어, 이후의 콘택홀 형성시 그 질화막(4) 패턴의 불균일에 의해 설정된 식각비를 적용한 콘택홀을 정확히 형성할 수 없게 되어, 공정마진의 확보가 용이하지 않게 된다.

그 다음, 상기 구조의 상부전면에 산화막(7)을 증착하고, 그 산화막(7)과 잔존하는 질화막(4)에 콘택홀을 형성하여, 상기 비트라인 플러그(5)를 노출시킴과 아울러 주변회로영역(20)에 증착된 산화막(7)에 콘택홀을 형성하여 상기 주변회로영역(20)에 형성한 반도체 소자의 특정영역을 노출시킨다.

이후의 공정에서 금속을 증착하고, 패터닝하여 상기 비트라인 플러그(5)와 주변회로영역(20)의 특정 영역에 접속되는 비트라인을 형성한다.

상기한 바와 같이 종래 반도체 메모리 제조방법은 셀트랜지스터의 소스에 접속되는 비트라인 플러그를 형성하는 과정에서 사용하는 질화막 하드마스크가 주변회로영역의 게이트 측벽 형성 공정시 그 일부가 식각되거나 두께가 얇아지게 되어, 이후의 콘택홀 형성공정에서 식각 마진의 확보가 용이하지 않은 문제점과 아울러 과도식각될 확률이 많아 셀트랜지스터의 게이트와 비트라인이 전기적으로 연결될 수 있는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 주변회로영역에 측벽을 형성하는 과정에서 질화막 하드마스크가 식각됨을 방지할 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1c는 종래 반도체 메모리의 제조공정 수순단면도.

도2a 내지 도2c는 본 발명 반도체 메모리의 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:분리구조

3:다결정실리콘 4:질화막

5:비트라인 플러그 6:측벽

7,8:산화막 9:질화막 측벽

상기와 같은 목적은 셀영역과 주변회로영역이 정의된 기판 상에 셀트랜지스터의 게이트와 주변회로에 포함된 게이트를 형성한 후, 그 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 셀트랜지스터의 게이트와 주변회로영역에 형성한 게이트의 상부를 노출시킨 다음, 다결정실리콘과 노출된 게이트의 상부에 질화막과 제1산화막을 순차적으로 증착하는 단계와; 사진식각공정을 통해 상기 증착한 제1산화막과질화막을 패터닝하여, 상기 셀게이트의 공통소스에 접하는 다결정실리콘 영역의 상부에 위치하는 제1산화막 및 질화막 적층패턴을 형성한 후, 상기 구조의 상부전면에 질화막을 다시 증착하고, 그 질화막을 건식식각하여 상기 제1산화막과 질화막 적층패턴의 측면에 질화막 측벽을 형성한 후, 상기 산화막과 질화막 측벽을 식각마스크로 사용하는 식각공정으로 상기 노출된 다결정실리콘을 제거하여, 비트라인이 접속될 비트라인 플러그를 형성하는 단계와; 상기 구조의 상부전면에 제2산화막을 증착하고, 건식식각하여 상기 주변회로영역에 형성된 게이트의 측면에 측벽을 형성하고, 상기 구조의 상부전면에 제3산화막을 증착하고, 제1 및 제3산화막과 질화막의 일부에 콘택홀을 형성하여 상기 비트라인 플러그의 상부를 노출시키는 단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2c는 본 발명 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 분리구조(2)를 형성하여 메모리셀이 형성될 셀영역(10)과 반도체 메모리의 주변회로가 형성될 주변회로영역(20)을 정의하고, 상기 셀영역(10)과 주변회로영역(20)의 각각에 셀트랜지스터와 게이트를 형성하고, 상기 구조의 상부전면에 다결정실리콘(3)을 증착하고, 평탄화하여 상기 셀트랜지스터의 게이트와 주변회로영역에 형성한 게이트의 상부를 노출시킨 후, 상기 다결정실리콘(3)과 노출된 게이트의 상부에 질화막(4)과 산화막(8)을 순차적으로 증착하는 단계(도2a)와; 사진식각공정을 통해 상기 증착한 산화막(8)과 질화막(4)을 패터닝하여, 상기 셀게이트의 공통소스에 접하는 다결정실리콘(3) 영역의 상부에 위치하는산화막(8) 및 질화막(4) 적층패턴을 형성한 후, 상기 구조의 상부전면에 질화막을 다시 증착하고, 그 질화막을 건식식각하여 상기 산화막(8)과 질화막(4) 적층패턴의 측면에 질화막 측벽(9)을 형성한 후, 상기 산화막(8)과 질화막 측벽(9)을 식각마스크로 사용하는 식각공정으로 상기 증착된 다결정실리콘(3)을 제거하여, 비트라인이 접속될 비트라인 플러그(5)를 형성하는 단계(도2b)와; 상기 구조의 상부전면에 산화막을 증착하고, 건식식각하여 상기 주변회로영역(20)에 형성된 게이트의 측면에 측벽(6)을 형성하고, 상기 구조의 상부전면에 산화막(7)을 증착하고, 그 산화막(7),(8)과 질화막(4)의 일부에 콘택홀을 형성하여 상기 비트라인 플러그(5)의 상부를 노출시킴과 아울러 상기 주변회로영역(20)에 형성된 소자의 일부영역을 노출시키는 단계(도2c)를 포함하여 구성된다.

이하, 상기와 같은 본 발명을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 기판(1)의 일부영역에 트랜치를 형성하고, 그 트랜치 내에 산화막을 채워 분리구조(2)를 형성하여, 소자형성영역을 정의함과 아울러 그 소자형성영역 내에서 반도체 메모리셀이 형성될 셀영역(10)과 그 반도체 메모리셀을 구동하는 주변회로가 형성될 주변회로영역(20)을 정의한다.

그 다음, 상기 구조의 상부전면에 게이트산화막, 다결정실리콘, 실리사이드, 절연막을 순차적으로 증착하고, 패터닝하여 상기 셀영역(10)과 주변회로영역(20)에 게이트를 형성한 후, 저농도의 불순물 이온을 주입하여 저농도 소스 및 드레인을 구현한다.

그 다음, 상기 구조의 상부전면에 산화막을 증착한 후, 상기 셀영역(10)에 증착된 산화막 만을 건식식각하여 상기 셀영역(10)에 형성된 셀트랜지스터의 게이트 측면에 측벽을 형성한다.

그 다음, 상기 구조의 상부전면에 다결정실리콘(3)을 증착하고, 평탄화하여 상기 셀영역(10)과 주변회로영역(20)에 형성한 게이트의 최상층인 절연막을 노출시켜, 상기 셀영역(10)에 형성된 셀트랜지스터의 게이트 사이에 독립적인 다결정실리콘(3) 패턴을 위치시킨다.

그 다음, 상기 구조의 상부전면에 질화막(4)과 산화막(8)을 순차적으로 증착한다.

그 다음, 도2b에 도시한 바와 같이 사진식각공정을 통해 상기 산화막(8)과 질화막(4)을 순차적으로 패터닝하여 상기 셀영역(10)에 형성한 셀트랜지스터의 공통소스의 상부측에 위치하는 질화막(4)과 산화막(8) 적층패턴을 형성한다.

그 다음, 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막을 건식식각하여 상기 질화막(4)과 산화막(8)의 적층구조 측면에 질화막 측벽(9)을 형성한다.

그 다음, 상기 산화막(8)과 질화막 측벽(9)을 하드마스크로 사용하는 식각공정으로 상기 노출되어 있는 다결정실리콘(3)을 모두 제거함으로써, 상기 셀 트랜지스터의 공통소스에 접속되는 비트라인 플러그(5)를 형성한다.

그 다음, 도2c에 도시한 바와 같이 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막을 건식식각하여 상기 주변회로영역(20)에 형성된 게이트의 측면에 측벽(6)을 형성하고, 고농도의 불순물 이온을 이온주입하여 상기 주변회로영역(20)에 LDD구조의 모스 트랜지스터를 제조한다.

이와 같은 과정에서 상기 측벽(6)을 형성하기 위한 식각공정에서 산화막(8) 패턴의 일부도 식각되나 식각비의 결정에 중요한 역할을 하는 질화막(4)은 식각되지 않아 이후의 공정에서 식각공정의 마진확보가 용이하게 된다.

그 다음, 상기 구조의 상부전면에 산화막(7)을 증착하고, 산화막(7),(8)과 질화막(4)에 콘택홀을 형성하여, 상기 비트라인 플러그(5)를 노출시킴과 아울러 주변회로영역(20)에 증착된 산화막(7)에 콘택홀을 형성하여 상기 주변회로영역(20)에 형성한 반도체 소자의 특정영역을 노출시켜, 비트라인이 형성될 위치를 정의하게 된다.

상기한 바와 같이 본 발명은 비트라인 플러그를 형성하기 위해 사용하는 질화막 하드마스크의 상부에 산화막을 더 증착하고, 그 산화막과 질화막의 측면에 질화막 측벽을 형성하여 그 구조를 하드마스크로 사용함으로써, 주변회로영역의 게이트 측벽 형성시 식각비와 식각량의 결정에 중요한 역할을 하는 질화막이 식각됨을 방지하여, 이후의 콘택홀 형성공정에서의 식각마진을 용이하게 확보함과 아울러 오식각에 의한 공정의 신뢰도 저하를 방지함으로써, 공정의 신뢰성을 향상시키는 효과가 있다.

Claims (1)

1. 셀영역과 주변회로영역이 정의된 기판 상에 셀트랜지스터의 게이트와 주변회로에 포함된 게이트를 형성한 후, 그 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 셀트랜지스터의 게이트와 주변회로영역에 형성한 게이트의 상부를 노출시킨 다음, 다결정실리콘과 노출된 게이트의 상부에 질화막과 제1산화막을 순차적으로 증착하는 단계와; 사진식각공정을 통해 상기 증착한 제1산화막과 질화막을 패터닝하여, 상기 셀게이트의 공통소스에 접하는 다결정실리콘 영역의 상부에 위치하는 제1산화막 및 질화막 적층패턴을 형성한 후, 상기 구조의 상부전면에 질화막을 다시 증착하고, 그 질화막을 건식식각하여 상기 제1산화막과 질화막 적층패턴의 측면에 질화막 측벽을 형성한 후, 상기 산화막과 질화막 측벽을 식각마스크로 사용하는 식각공정으로 상기 노출된 다결정실리콘을 제거하여, 비트라인이 접속될 비트라인 플러그를 형성하는 단계와; 상기 구조의 상부전면에 제2산화막을 증착하고, 건식식각하여 상기 주변회로영역에 형성된 게이트의 측면에 측벽을 형성하고, 상기 구조의 상부전면에 제3산화막을 증착하고, 제1 및 제3산화막과 질화막의 일부에 콘택홀을 형성하여 상기 비트라인 플러그의 상부를 노출시키는 단계를 포함하여 된 것을 특징으로 하는 반도체 메모리 제조방법.