JPH0786426A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0786426A JPH0786426A JP5225340A JP22534093A JPH0786426A JP H0786426 A JPH0786426 A JP H0786426A JP 5225340 A JP5225340 A JP 5225340A JP 22534093 A JP22534093 A JP 22534093A JP H0786426 A JPH0786426 A JP H0786426A
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Abstract
(57)【要約】
【目的】トレンチ・キャパシタ方式のＤＲＡＭセルを形
成する際、ストラップ・コンタクトとビット線コンタク
トを同時に形成し、大幅に工程を省略する。 【構成】トレンチ・キャパシタ方式のＤＲＡＭセルを形
成する際、ワード線１８を形成した後、全面に第１の絶
縁膜２０を堆積させ、ストラップ・コンタクト形成予定
領域２２上およびビット線コンタクト形成予定領域２３
上の第１の絶縁膜２０を同時に除去する工程と、全面に
少なくともワード線の高さまで第１の導電層を堆積させ
た後、ポリッシング法を用いて第１の導電層（２４ａ、
２４ｂ）をワード線の高さまで埋め込んだ状態で残す工
程と、全面に第２の絶縁膜２６を堆積させ、ビット線コ
ンタクト形成予定領域上の第１の導電層２４ｂ上の第２
の絶縁膜を除去してビット線コンタクト用の接続孔を形
成した後、ビット線（２８、２９）を形成する工程とを
具備することを特徴とする。
成する際、ストラップ・コンタクトとビット線コンタク
トを同時に形成し、大幅に工程を省略する。 【構成】トレンチ・キャパシタ方式のＤＲＡＭセルを形
成する際、ワード線１８を形成した後、全面に第１の絶
縁膜２０を堆積させ、ストラップ・コンタクト形成予定
領域２２上およびビット線コンタクト形成予定領域２３
上の第１の絶縁膜２０を同時に除去する工程と、全面に
少なくともワード線の高さまで第１の導電層を堆積させ
た後、ポリッシング法を用いて第１の導電層（２４ａ、
２４ｂ）をワード線の高さまで埋め込んだ状態で残す工
程と、全面に第２の絶縁膜２６を堆積させ、ビット線コ
ンタクト形成予定領域上の第１の導電層２４ｂ上の第２
の絶縁膜を除去してビット線コンタクト用の接続孔を形
成した後、ビット線（２８、２９）を形成する工程とを
具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にビット線コンタクトおよびストラップ・コ
ンタクトを具備したメモリセルの形成方法に関する。
に係り、特にビット線コンタクトおよびストラップ・コ
ンタクトを具備したメモリセルの形成方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミック型ランダムアク
セスメモリ）の高集積化が進む中で、素子構造の３次元
化が必須となっている。４ＭビットＤＲＡＭ以降のＤＲ
ＡＭで採用されているメモリセル（ＤＲＡＭセル）の構
造は大別して、シリコン基板上方に電荷蓄積ノードを形
成する、いわゆるスタック・キャパシタを用いる方式
と、シリコン基板に溝を掘ってその内部に電荷蓄積ノー
ドを形成する、いわゆるトレンチ・キャパシタを用いる
方式とに分けられる。
セスメモリ）の高集積化が進む中で、素子構造の３次元
化が必須となっている。４ＭビットＤＲＡＭ以降のＤＲ
ＡＭで採用されているメモリセル（ＤＲＡＭセル）の構
造は大別して、シリコン基板上方に電荷蓄積ノードを形
成する、いわゆるスタック・キャパシタを用いる方式
と、シリコン基板に溝を掘ってその内部に電荷蓄積ノー
ドを形成する、いわゆるトレンチ・キャパシタを用いる
方式とに分けられる。
【０００３】トレンチ・キャパシタを用いたＤＲＡＭセ
ルは、素子の微細化に伴い、隣り合うトレンチ間の絶縁
耐圧を保つことが困難となってくる。その対策として、
トレンチ内壁を絶縁膜で覆い、その中にポリシリコンで
電荷蓄積ノードを形成する構造を有するトレンチ・キャ
パシタセルが主流となりつつある。
ルは、素子の微細化に伴い、隣り合うトレンチ間の絶縁
耐圧を保つことが困難となってくる。その対策として、
トレンチ内壁を絶縁膜で覆い、その中にポリシリコンで
電荷蓄積ノードを形成する構造を有するトレンチ・キャ
パシタセルが主流となりつつある。
【０００４】このトレンチ・キャパシタセルにおいて
は、キャパシタ電荷蓄積ノードと電荷転送ゲート用ＭＯ
Ｓトランジスタのソース領域とにコンタクトするように
配線を形成する構造のものがあり、このコンタクト部分
をストラップ・コンタクトと称している。また、ビット
線が電荷転送ゲート用ＭＯＳトランジスタのドレイン領
域にコンタクトした部分をビット線コンタクトと称して
いる。
は、キャパシタ電荷蓄積ノードと電荷転送ゲート用ＭＯ
Ｓトランジスタのソース領域とにコンタクトするように
配線を形成する構造のものがあり、このコンタクト部分
をストラップ・コンタクトと称している。また、ビット
線が電荷転送ゲート用ＭＯＳトランジスタのドレイン領
域にコンタクトした部分をビット線コンタクトと称して
いる。
【０００５】以下、従来のトレンチ・キャパシタの形成
方法について、図５（ａ）乃至（ｃ）、図６（ａ）およ
び（ｂ）を参照しながら詳細に説明する。まず、図５
（ａ）に示すように、ｎ型拡散層５０が埋め込まれたｐ
型シリコン基板５１に対して、上記ｎ型拡散層５０中に
達する溝を掘り、この溝の内周面に絶縁膜（例えばシリ
コン酸化膜）５３を形成し、溝内の中間高さまでキャパ
シタ電極（ｎ型不純物をドープしたポリシリコン膜）５
４を埋め込み、その上にキャパシタ絶縁膜５５を形成
し、さらに溝内の上部にキャパシタ電荷蓄積ノード（ｎ
型不純物をドープしたポリシリコン膜）５６を埋め込
む。
方法について、図５（ａ）乃至（ｃ）、図６（ａ）およ
び（ｂ）を参照しながら詳細に説明する。まず、図５
（ａ）に示すように、ｎ型拡散層５０が埋め込まれたｐ
型シリコン基板５１に対して、上記ｎ型拡散層５０中に
達する溝を掘り、この溝の内周面に絶縁膜（例えばシリ
コン酸化膜）５３を形成し、溝内の中間高さまでキャパ
シタ電極（ｎ型不純物をドープしたポリシリコン膜）５
４を埋め込み、その上にキャパシタ絶縁膜５５を形成
し、さらに溝内の上部にキャパシタ電荷蓄積ノード（ｎ
型不純物をドープしたポリシリコン膜）５６を埋め込
む。
【０００６】この後、基板上にゲート絶縁膜５７を形成
し、このゲート絶縁膜５７上にポリシリコン膜５８およ
びエッチングマスク用の窒化シリコン膜（ＳｉＮ膜）５
９を順次堆積させ、パターニングによりワード線５８を
形成する。
し、このゲート絶縁膜５７上にポリシリコン膜５８およ
びエッチングマスク用の窒化シリコン膜（ＳｉＮ膜）５
９を順次堆積させ、パターニングによりワード線５８を
形成する。
【０００７】次に、減圧ＣＶＤ（化学気相成長）法によ
り前記基板５１の上面全面にＳｉＮ膜６０を堆積させ
る。次に、図５（ｂ）に示すように、全面にフォトレジ
スト６１を塗布し、リソグラフィ技術を使用し、ストラ
ップ・コンタクト形成予定領域（図５ａ中の６２）上の
ＳｉＮ膜６０およびその下層のゲート絶縁膜５７を異方
性エッチング（例えば反応性イオンエッチング；ＲＩ
Ｅ）により除去し、ストラップ・コンタクト用のコンタ
クトホールを開口する。この場合、ストラップ・コンタ
クト形成予定領域６２に隣接するワード線５８の側壁の
ＳｉＮ膜６０を残しておく。
り前記基板５１の上面全面にＳｉＮ膜６０を堆積させ
る。次に、図５（ｂ）に示すように、全面にフォトレジ
スト６１を塗布し、リソグラフィ技術を使用し、ストラ
ップ・コンタクト形成予定領域（図５ａ中の６２）上の
ＳｉＮ膜６０およびその下層のゲート絶縁膜５７を異方
性エッチング（例えば反応性イオンエッチング；ＲＩ
Ｅ）により除去し、ストラップ・コンタクト用のコンタ
クトホールを開口する。この場合、ストラップ・コンタ
クト形成予定領域６２に隣接するワード線５８の側壁の
ＳｉＮ膜６０を残しておく。
【０００８】次に、前記フォトレジスト６１を除去した
後、図５（ｃ）に示すように、全面にリンドープト・ポ
リシリコン膜６３を堆積させ、このポリシリコン膜６３
の一部がストラップ・コンタクト領域に残存するように
パターニングを行う。そして、ポリシリコン膜６３から
の固相拡散により、電荷転送ゲート用のｎチャネルＭＯ
Ｓトランジスタのソース領域６３ａを形成する。
後、図５（ｃ）に示すように、全面にリンドープト・ポ
リシリコン膜６３を堆積させ、このポリシリコン膜６３
の一部がストラップ・コンタクト領域に残存するように
パターニングを行う。そして、ポリシリコン膜６３から
の固相拡散により、電荷転送ゲート用のｎチャネルＭＯ
Ｓトランジスタのソース領域６３ａを形成する。
【０００９】次に、図６（ａ）に示すように、ビット線
コンタクト形成予定領域（図５ａ中の６４）上のＳｉＮ
膜６０およびその下層のゲート絶縁膜５７をＲＩＥによ
り除去する。この場合、ビット線コンタクト形成予定領
域６４に隣接するワード線５８の側壁のＳｉＮ膜６０を
残しておく。
コンタクト形成予定領域（図５ａ中の６４）上のＳｉＮ
膜６０およびその下層のゲート絶縁膜５７をＲＩＥによ
り除去する。この場合、ビット線コンタクト形成予定領
域６４に隣接するワード線５８の側壁のＳｉＮ膜６０を
残しておく。
【００１０】次に、減圧ＣＶＤ法により基板上全面にＳ
ｉＮ膜６５を堆積させ、その後に堆積させるＢＰＳＧ
（リン・ボロン・シリケートガラス）膜６７を除去する
際のストッパーとして、ポリシリコン膜６６を堆積させ
る。
ｉＮ膜６５を堆積させ、その後に堆積させるＢＰＳＧ
（リン・ボロン・シリケートガラス）膜６７を除去する
際のストッパーとして、ポリシリコン膜６６を堆積させ
る。
【００１１】続いて、全面にＢＰＳＧ膜６７を堆積さ
せ、全面にフォトレジスト６８を塗布し、リソグラフィ
技術を使用し、ビット線コンタクト形成予定領域上のＢ
ＰＳＧ膜６７をＲＩＥにより除去する。
せ、全面にフォトレジスト６８を塗布し、リソグラフィ
技術を使用し、ビット線コンタクト形成予定領域上のＢ
ＰＳＧ膜６７をＲＩＥにより除去する。
【００１２】次に、前記ポリシリコン膜６６をビット線
コンタクト形成予定領域上のみ等方性エッチングにより
除去し、９００℃のウエット雰囲気中で、前記ＢＰＳＧ
膜６７のリフローおよびビット線コンタクト形成予定領
域上以外に残っているポリシリコン膜６６の酸化を行
う。その後、ビット線コンタクト形成予定領域上のＳｉ
Ｎ膜６５をＲＩＥにより除去し、ビット線コンタクト用
のコンタクトホールを開口する。
コンタクト形成予定領域上のみ等方性エッチングにより
除去し、９００℃のウエット雰囲気中で、前記ＢＰＳＧ
膜６７のリフローおよびビット線コンタクト形成予定領
域上以外に残っているポリシリコン膜６６の酸化を行
う。その後、ビット線コンタクト形成予定領域上のＳｉ
Ｎ膜６５をＲＩＥにより除去し、ビット線コンタクト用
のコンタクトホールを開口する。
【００１３】次に、前記フォトレジスト６８を除去した
後、図６（ｂ）に示すように、減圧ＣＶＤ法により全面
にポリシリコン膜６９を堆積させ、イオン注入法により
上記ポリシリコン膜６９にリンイオンを注入する。そし
て、上記ポリシリコン膜６９からの固相拡散により、電
荷転送ゲート用のｎチャネルＭＯＳトランジスタのドレ
イン領域６９ａを形成する。さらに、ＤＣマグネトロン
・スパッタ法により、全面にタングステン・シリサイド
（ＷＳｉ）膜７０を堆積させる。その後、前記ＷＳｉ膜
７０とポリシリコン膜６９とをＲＩＥによりパターニン
グすることにより、前記電荷転送ゲート用ＭＯＳトラン
ジスタのドレイン領域６９ａにコンタクトしたビット線
が形成される。
後、図６（ｂ）に示すように、減圧ＣＶＤ法により全面
にポリシリコン膜６９を堆積させ、イオン注入法により
上記ポリシリコン膜６９にリンイオンを注入する。そし
て、上記ポリシリコン膜６９からの固相拡散により、電
荷転送ゲート用のｎチャネルＭＯＳトランジスタのドレ
イン領域６９ａを形成する。さらに、ＤＣマグネトロン
・スパッタ法により、全面にタングステン・シリサイド
（ＷＳｉ）膜７０を堆積させる。その後、前記ＷＳｉ膜
７０とポリシリコン膜６９とをＲＩＥによりパターニン
グすることにより、前記電荷転送ゲート用ＭＯＳトラン
ジスタのドレイン領域６９ａにコンタクトしたビット線
が形成される。
【００１４】しかし、上記したような従来のストラップ
・コンタクト／ビット線コンタクトの形成方法は、次に
述べるような問題がある。 （１）ストラップ・コンタクト、ビット線コンタクトを
別々（順次）に形成するので、工程が長くなり、工期／
生産性の面で好ましくない。
・コンタクト／ビット線コンタクトの形成方法は、次に
述べるような問題がある。 （１）ストラップ・コンタクト、ビット線コンタクトを
別々（順次）に形成するので、工程が長くなり、工期／
生産性の面で好ましくない。
【００１５】（２）ストラップ・コンタクト用のコンタ
クトホール、ビット線コンタクト用のコンタクトホール
を開口するためのリソグラフィ工程を別々に行うので、
パターンマスクの合わせずれなどに起因して、ストラッ
プ・コンタクト／ビット線コンタクトの短絡が起きるお
それがある。
クトホール、ビット線コンタクト用のコンタクトホール
を開口するためのリソグラフィ工程を別々に行うので、
パターンマスクの合わせずれなどに起因して、ストラッ
プ・コンタクト／ビット線コンタクトの短絡が起きるお
それがある。
【００１６】（３）ストラップ・コンタクトとビット線
コンタクトとを形成した後に基板上全面に絶縁膜を形成
した時、ストラップ・コンタクト上、ビット線コンタク
ト上の部分に対応して凹部が発生し、後のリソグラフィ
工程に支障が生じる。一方、特開平２−１２８４６６号
の「ＳＤＨＴ構造を有するＤＲＡＭセルおよびその製造
方法」には、ストラップ・コンタクトとビット線コンタ
クトとを同時に形成する技術が開示されているが、前述
したようにビット線コンタクト上の部分に対応して凹部
が発生する。
コンタクトとを形成した後に基板上全面に絶縁膜を形成
した時、ストラップ・コンタクト上、ビット線コンタク
ト上の部分に対応して凹部が発生し、後のリソグラフィ
工程に支障が生じる。一方、特開平２−１２８４６６号
の「ＳＤＨＴ構造を有するＤＲＡＭセルおよびその製造
方法」には、ストラップ・コンタクトとビット線コンタ
クトとを同時に形成する技術が開示されているが、前述
したようにビット線コンタクト上の部分に対応して凹部
が発生する。
【００１７】
【発明が解決しようとする課題】上記したように従来
は、ストラップ・コンタクト／ビット線コンタクトを具
備したＤＲＡＭセルを形成する際、ストラップ・コンタ
クト／ビット線コンタクト形成後に基板上全面に絶縁膜
を形成した時、ストラップ・コンタクト上、ビット線コ
ンタクト上の部分に対応して凹部が発生し、後のリソグ
ラフィ工程に支障が生じるという問題があった。
は、ストラップ・コンタクト／ビット線コンタクトを具
備したＤＲＡＭセルを形成する際、ストラップ・コンタ
クト／ビット線コンタクト形成後に基板上全面に絶縁膜
を形成した時、ストラップ・コンタクト上、ビット線コ
ンタクト上の部分に対応して凹部が発生し、後のリソグ
ラフィ工程に支障が生じるという問題があった。
【００１８】本発明は上記の問題点を解決すべくなされ
たもので、ストラップ・コンタクト／ビット線コンタク
トを具備したＤＲＡＭセルを形成する際、工程を簡素化
し、ストラップ・コンタクト／ビット線コンタクトの短
絡を防止でき、ストラップ・コンタクト／ビット線コン
タクト形成後に基板上全面に絶縁膜を形成した時の平坦
性を確保でき、後のリソグラフィ工程における支障を防
止し得る半導体装置の製造方法を提供することを目的と
する。
たもので、ストラップ・コンタクト／ビット線コンタク
トを具備したＤＲＡＭセルを形成する際、工程を簡素化
し、ストラップ・コンタクト／ビット線コンタクトの短
絡を防止でき、ストラップ・コンタクト／ビット線コン
タクト形成後に基板上全面に絶縁膜を形成した時の平坦
性を確保でき、後のリソグラフィ工程における支障を防
止し得る半導体装置の製造方法を提供することを目的と
する。
【００１９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ストラップ・コンタクト／ビット線コンタク
トを具備したＤＲＡＭセルを形成する際、基板上全面に
第１の絶縁膜を堆積させ、ストラップ・コンタクト形成
予定領域上およびビット線コンタクト形成予定領域上の
第１の絶縁膜を除去する工程と、基板上全面に少なくと
もワード線の高さまで第１の導電層を堆積させた後、化
学的あるいは機械的なポリッシング法を用いて第１の導
電層をワード線の高さまで埋め込んだ状態で残すように
除去する工程と、基板上全面に第２の絶縁膜を堆積さ
せ、ビット線コンタクト形成予定領域上の第１の導電層
上の少なくとも一部の第２の絶縁膜を除去し、ビット線
コンタクト用の接続孔を形成する工程と、ビット線を形
成する工程とを具備することを特徴とする。
造方法は、ストラップ・コンタクト／ビット線コンタク
トを具備したＤＲＡＭセルを形成する際、基板上全面に
第１の絶縁膜を堆積させ、ストラップ・コンタクト形成
予定領域上およびビット線コンタクト形成予定領域上の
第１の絶縁膜を除去する工程と、基板上全面に少なくと
もワード線の高さまで第１の導電層を堆積させた後、化
学的あるいは機械的なポリッシング法を用いて第１の導
電層をワード線の高さまで埋め込んだ状態で残すように
除去する工程と、基板上全面に第２の絶縁膜を堆積さ
せ、ビット線コンタクト形成予定領域上の第１の導電層
上の少なくとも一部の第２の絶縁膜を除去し、ビット線
コンタクト用の接続孔を形成する工程と、ビット線を形
成する工程とを具備することを特徴とする。
【００２０】
【作用】本発明は、ワード線を形成した後、基板上全面
に第１の導電層を堆積させ、ポリッシング法を用いて第
１の導電層を少なくともワード線の高さまで埋め込んだ
状態で残すように除去した後、基板上全面に第２の絶縁
膜を堆積させ、リフローを行い、ビット線コンタクト形
成予定領域上の第２の絶縁膜を除去してビット線コンタ
クト用の接続孔を形成した後、ビット線を形成するもの
である。
に第１の導電層を堆積させ、ポリッシング法を用いて第
１の導電層を少なくともワード線の高さまで埋め込んだ
状態で残すように除去した後、基板上全面に第２の絶縁
膜を堆積させ、リフローを行い、ビット線コンタクト形
成予定領域上の第２の絶縁膜を除去してビット線コンタ
クト用の接続孔を形成した後、ビット線を形成するもの
である。
【００２１】従って、ストラップ・コンタクトとビット
線コンタクトを同時に形成でき、工程を大幅に省略し、
工期／生産性の面での改善が可能になる。また、ストラ
ップ・コンタクト用のコンタクトホール、ビット線コン
タクト用のコンタクトホールを開口するためのリソグラ
フィ工程を同時に行うので、パターンマスクの合わせず
れなどに起因して、ストラップ・コンタクト／ビット線
コンタクトの短絡が起きるおそれがなくなる。
線コンタクトを同時に形成でき、工程を大幅に省略し、
工期／生産性の面での改善が可能になる。また、ストラ
ップ・コンタクト用のコンタクトホール、ビット線コン
タクト用のコンタクトホールを開口するためのリソグラ
フィ工程を同時に行うので、パターンマスクの合わせず
れなどに起因して、ストラップ・コンタクト／ビット線
コンタクトの短絡が起きるおそれがなくなる。
【００２２】しかも、第１の導電層を少なくともワード
線の高さまで埋め込むので、ストラップ・コンタクト領
域上およびビット線コンタクト領域上を含む平面の平坦
化が可能となる。これにより、後で第２の絶縁膜を堆積
させてビット線コンタクト用の接続孔を形成する工程に
際して、下地構造が平坦であるので、リソグラフィ技術
が容易となる。
線の高さまで埋め込むので、ストラップ・コンタクト領
域上およびビット線コンタクト領域上を含む平面の平坦
化が可能となる。これにより、後で第２の絶縁膜を堆積
させてビット線コンタクト用の接続孔を形成する工程に
際して、下地構造が平坦であるので、リソグラフィ技術
が容易となる。
【００２３】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）乃至（ｃ）、図２（ａ）および
（ｂ）は、本発明の第１実施例に係るＤＲＡＭセルの形
成工程におけるウェハ断面構造を示している。
に説明する。図１（ａ）乃至（ｃ）、図２（ａ）および
（ｂ）は、本発明の第１実施例に係るＤＲＡＭセルの形
成工程におけるウェハ断面構造を示している。
【００２４】まず、図１（ａ）に示すように、ｎ型拡散
層１０が埋め込まれたｐ型シリコン基板１１に対して、
上記ｎ型拡散層１０中に達する溝を掘り、この溝の内周
面に絶縁膜（例えばシリコン酸化膜）１３を形成し、溝
内の中間高さまでキャパシタ電極（ｎ型不純物をドープ
したポリシリコン膜）１４を埋め込み、その上にキャパ
シタ絶縁膜１５を形成し、さらに溝内の上部にキャパシ
タ電荷蓄積ノード（ｎ型不純物をドープしたポリシリコ
ン膜）１６を埋め込む。
層１０が埋め込まれたｐ型シリコン基板１１に対して、
上記ｎ型拡散層１０中に達する溝を掘り、この溝の内周
面に絶縁膜（例えばシリコン酸化膜）１３を形成し、溝
内の中間高さまでキャパシタ電極（ｎ型不純物をドープ
したポリシリコン膜）１４を埋め込み、その上にキャパ
シタ絶縁膜１５を形成し、さらに溝内の上部にキャパシ
タ電荷蓄積ノード（ｎ型不純物をドープしたポリシリコ
ン膜）１６を埋め込む。
【００２５】この後、基板上にゲート絶縁膜１７を形成
し、このゲート絶縁膜１７上にポリシリコン膜１８およ
びエッチングマスク用の窒化シリコン膜（ＳｉＮ膜）１
９を順次堆積させ、パターニングによりワード線１８を
形成する。
し、このゲート絶縁膜１７上にポリシリコン膜１８およ
びエッチングマスク用の窒化シリコン膜（ＳｉＮ膜）１
９を順次堆積させ、パターニングによりワード線１８を
形成する。
【００２６】次に、減圧ＣＶＤ（化学気相成長）法によ
り前記基板１１の上面全面にＳｉＮ膜２０を堆積させ
る。次に、図１（ｂ）に示すように、全面にフォトレジ
スト２１を塗布し、リソグラフィ技術を使用し、ストラ
ップ・コンタクト形成予定領域（図１ａ中の２２）上の
ＳｉＮ膜２０およびその下層のゲート絶縁膜１７ならび
にビット線コンタクト形成予定領域（図１ａ中の２３）
上のＳｉＮ膜２０およびその下層のゲート絶縁膜１７を
異方性エッチング（例えばＲＩＥ）により除去し、スト
ラップ・コンタクト用のコンタクトホールおよびビット
線コンタクト用のコンタクトホールを開口する。この場
合、ストラップ・コンタクト形成予定領域に隣接するワ
ード線の側壁のＳｉＮ膜２０およびビット線コンタクト
形成予定領域に隣接するワード線の側壁のＳｉＮ膜２０
を残しておく。
り前記基板１１の上面全面にＳｉＮ膜２０を堆積させ
る。次に、図１（ｂ）に示すように、全面にフォトレジ
スト２１を塗布し、リソグラフィ技術を使用し、ストラ
ップ・コンタクト形成予定領域（図１ａ中の２２）上の
ＳｉＮ膜２０およびその下層のゲート絶縁膜１７ならび
にビット線コンタクト形成予定領域（図１ａ中の２３）
上のＳｉＮ膜２０およびその下層のゲート絶縁膜１７を
異方性エッチング（例えばＲＩＥ）により除去し、スト
ラップ・コンタクト用のコンタクトホールおよびビット
線コンタクト用のコンタクトホールを開口する。この場
合、ストラップ・コンタクト形成予定領域に隣接するワ
ード線の側壁のＳｉＮ膜２０およびビット線コンタクト
形成予定領域に隣接するワード線の側壁のＳｉＮ膜２０
を残しておく。
【００２７】この工程では、ストラップ・コンタクト／
ビット線コンタクトのための開孔を同時に行うので、リ
ソグラフィのルールは、デザインルールに比べて、大幅
に緩和することが可能となる。
ビット線コンタクトのための開孔を同時に行うので、リ
ソグラフィのルールは、デザインルールに比べて、大幅
に緩和することが可能となる。
【００２８】次に、前記フォトレジスト２１を除去した
後、図１（ｃ）に示すように、減圧ＣＶＤ法により、全
面にリンドープト・ポリシリコン膜を堆積させる。この
場合、少なくとも前記ワード線１８の高さ以上（基板表
面から少なくとも前記エッチングマスク用のＳｉＮ膜１
９上面までの高さ以上）、ポリシリコン膜（２４ａ、２
４ｂ）を堆積させる。
後、図１（ｃ）に示すように、減圧ＣＶＤ法により、全
面にリンドープト・ポリシリコン膜を堆積させる。この
場合、少なくとも前記ワード線１８の高さ以上（基板表
面から少なくとも前記エッチングマスク用のＳｉＮ膜１
９上面までの高さ以上）、ポリシリコン膜（２４ａ、２
４ｂ）を堆積させる。
【００２９】そして、上記ポリシリコン膜（２４ａ、２
４ｂ）からの固相拡散により、電荷転送ゲート用のｎチ
ャネルＭＯＳトランジスタのソース領域２５ａおよびド
レイン領域２５ｂを形成する。
４ｂ）からの固相拡散により、電荷転送ゲート用のｎチ
ャネルＭＯＳトランジスタのソース領域２５ａおよびド
レイン領域２５ｂを形成する。
【００３０】次に、化学的あるいは機械的なポリッシン
グ法を用いて、上記ポリシリコン膜を少なくともワード
線１８の高さまで埋め込んだ状態で残すように除去す
る。これにより、前記キャパシタ電荷蓄積ノード１６と
電荷転送ゲート用トランジスタのソース拡散層２４ａと
を電気的に接続するための導電層２４ａおよびビット線
コンタクト用の導電層２４ｂが形成される。
グ法を用いて、上記ポリシリコン膜を少なくともワード
線１８の高さまで埋め込んだ状態で残すように除去す
る。これにより、前記キャパシタ電荷蓄積ノード１６と
電荷転送ゲート用トランジスタのソース拡散層２４ａと
を電気的に接続するための導電層２４ａおよびビット線
コンタクト用の導電層２４ｂが形成される。
【００３１】次に、リソグラフィ技術およびＲＩＥを使
用し、前記ストラップ・コンタクト領域／ビット線コン
タクト領域上以外のポリシリコン膜を除去する。次に、
図２（ａ）に示すように、減圧ＣＶＤ法により基板上全
面にＢＰＳＧ膜２６を堆積させ、９００℃のＮ2 雰囲気
中で、ＢＰＳＧ膜２６のリフローを行う。
用し、前記ストラップ・コンタクト領域／ビット線コン
タクト領域上以外のポリシリコン膜を除去する。次に、
図２（ａ）に示すように、減圧ＣＶＤ法により基板上全
面にＢＰＳＧ膜２６を堆積させ、９００℃のＮ2 雰囲気
中で、ＢＰＳＧ膜２６のリフローを行う。
【００３２】続いて、全面にフォトレジスト２７を塗布
し、リソグラフィ技術を使用し、ビット線コンタクト形
成予定領域上のＢＰＳＧ膜２６をＲＩＥにより除去し、
ビット線コンタクト用の接続孔を形成する。
し、リソグラフィ技術を使用し、ビット線コンタクト形
成予定領域上のＢＰＳＧ膜２６をＲＩＥにより除去し、
ビット線コンタクト用の接続孔を形成する。
【００３３】次に、図２（ｂ）に示すように、減圧ＣＶ
Ｄ法により全面にポリシリコン膜２８を堆積させ、イオ
ン注入法により上記ポリシリコン膜２８にリンイオンを
注入する。さらに、ＤＣマグネトロン・スパッタ法によ
り、全面にＷＳｉ膜２９を堆積した後、上記ＷＳｉ膜２
９とポリシリコン膜２８とをＲＩＥによりパターニング
することにより、前記ビット線コンタクト用導電層２４
ｂにコンタクトしたビット線（２８、２９）が形成され
る。
Ｄ法により全面にポリシリコン膜２８を堆積させ、イオ
ン注入法により上記ポリシリコン膜２８にリンイオンを
注入する。さらに、ＤＣマグネトロン・スパッタ法によ
り、全面にＷＳｉ膜２９を堆積した後、上記ＷＳｉ膜２
９とポリシリコン膜２８とをＲＩＥによりパターニング
することにより、前記ビット線コンタクト用導電層２４
ｂにコンタクトしたビット線（２８、２９）が形成され
る。
【００３４】上記第１実施例の形成方法によれば、ワー
ド線１８を形成した後、基板上全面にＳｉＮ膜２０を堆
積させ、ストラップ・コンタクト形成予定領域２２上お
よびビット線コンタクト形成予定領域２３上のＳｉＮ膜
２０を同時に除去し、さらに、基板上全面にワード線の
高さまでポリシリコン膜を堆積させる。この後、化学的
あるいは機械的なポリッシング法を用いて、上記ポリシ
リコン膜を少なくともワード線の高さまで埋め込んだ状
態で残すように除去して、ストラップ・コンタクト用導
電層２４ａおよびビット線コンタクト用導電層２４ｂを
形成する。さらに、基板上全面にＢＰＳＧ膜２６を堆積
させ、リフローを行い、ビット線コンタクト形成予定領
域上のＢＰＳＧ膜２６を除去してビット線コンタクト用
の接続孔を形成した後、ビット線（２８、２９）を形成
するものである。
ド線１８を形成した後、基板上全面にＳｉＮ膜２０を堆
積させ、ストラップ・コンタクト形成予定領域２２上お
よびビット線コンタクト形成予定領域２３上のＳｉＮ膜
２０を同時に除去し、さらに、基板上全面にワード線の
高さまでポリシリコン膜を堆積させる。この後、化学的
あるいは機械的なポリッシング法を用いて、上記ポリシ
リコン膜を少なくともワード線の高さまで埋め込んだ状
態で残すように除去して、ストラップ・コンタクト用導
電層２４ａおよびビット線コンタクト用導電層２４ｂを
形成する。さらに、基板上全面にＢＰＳＧ膜２６を堆積
させ、リフローを行い、ビット線コンタクト形成予定領
域上のＢＰＳＧ膜２６を除去してビット線コンタクト用
の接続孔を形成した後、ビット線（２８、２９）を形成
するものである。
【００３５】従って、ストラップ・コンタクト２４ａと
ビット線コンタクト２４ｂを同時に形成でき、工程を大
幅に省略し、工期／生産性の面での改善を図ることが可
能になる。
ビット線コンタクト２４ｂを同時に形成でき、工程を大
幅に省略し、工期／生産性の面での改善を図ることが可
能になる。
【００３６】また、ストラップ・コンタクト用のコンタ
クトホール、ビット線コンタクト用のコンタクトホール
を開口するためのリソグラフィ工程を同時に行うので、
パターンマスクの合わせずれなどに起因して、ストラッ
プ・コンタクト／ビット線コンタクトの短絡が起きるお
それがなくなる。
クトホール、ビット線コンタクト用のコンタクトホール
を開口するためのリソグラフィ工程を同時に行うので、
パターンマスクの合わせずれなどに起因して、ストラッ
プ・コンタクト／ビット線コンタクトの短絡が起きるお
それがなくなる。
【００３７】しかも、ポリシリコン膜（２４ａ、２４
ｂ）を少なくともワード線１８の高さまで埋め込むの
で、ストラップ・コンタクト領域上およびビット線コン
タクト領域上を含む平面の平坦化が可能となる。これに
より、後でＢＰＳＧ膜２６を堆積させてビット線コンタ
クト用の接続孔を形成する工程に際して、下地構造が平
坦であるので、リソグラフィ技術が容易となる。
ｂ）を少なくともワード線１８の高さまで埋め込むの
で、ストラップ・コンタクト領域上およびビット線コン
タクト領域上を含む平面の平坦化が可能となる。これに
より、後でＢＰＳＧ膜２６を堆積させてビット線コンタ
クト用の接続孔を形成する工程に際して、下地構造が平
坦であるので、リソグラフィ技術が容易となる。
【００３８】図３（ａ）、（ｂ）および図４（ａ）、
（ｂ）は、本発明の第２実施例に係るＤＲＡＭセルの形
成方法の主要な工程におけるウェハ断面構造を示してい
る。まず、図３（ａ）に示す工程では、第１実施例の図
１（ａ）に示した工程と同様に、シリコン基板１１に対
して、シリコン酸化膜１３、キャパシタ電極１４、キャ
パシタ絶縁膜１５、キャパシタ電荷蓄積ノード１６、ゲ
ート絶縁膜１７、ポリシリコン膜（ワード線）１８、Ｓ
ｉＮ膜１９、ＳｉＮ膜２０を形成する。
（ｂ）は、本発明の第２実施例に係るＤＲＡＭセルの形
成方法の主要な工程におけるウェハ断面構造を示してい
る。まず、図３（ａ）に示す工程では、第１実施例の図
１（ａ）に示した工程と同様に、シリコン基板１１に対
して、シリコン酸化膜１３、キャパシタ電極１４、キャ
パシタ絶縁膜１５、キャパシタ電荷蓄積ノード１６、ゲ
ート絶縁膜１７、ポリシリコン膜（ワード線）１８、Ｓ
ｉＮ膜１９、ＳｉＮ膜２０を形成する。
【００３９】この後、減圧ＣＶＤ法により基板上全面に
ＢＰＳＧ膜３０を堆積させ、９００℃のＮ2 雰囲気中
で、ＢＰＳＧ膜３０のリフローを行う。次に、図３
（ｂ）に示すように、全面にフォトレジスト３１を塗布
し、リソグラフィ技術を使用し、ストラップ・コンタク
ト形成予定領域２２上のＢＰＳＧ膜３０、ＳｉＮ膜２０
およびその下層のゲート絶縁膜１７ならびにビット線コ
ンタクト形成予定領域２３上のＢＰＳＧ膜３０、ＳｉＮ
膜２０およびその下層のゲート絶縁膜１７を異方性エッ
チング（例えばＲＩＥ）により除去し、ストラップ・コ
ンタクト用のコンタクトホールおよびビット線コンタク
ト用のコンタクトホールを開口する。この場合、ストラ
ップ・コンタクト形成予定領域に隣接するワード線１８
の側壁のＳｉＮ膜２０およびビット線コンタクト形成予
定領域に隣接するワード線１８の側壁のＳｉＮ膜２０を
残しておく。
ＢＰＳＧ膜３０を堆積させ、９００℃のＮ2 雰囲気中
で、ＢＰＳＧ膜３０のリフローを行う。次に、図３
（ｂ）に示すように、全面にフォトレジスト３１を塗布
し、リソグラフィ技術を使用し、ストラップ・コンタク
ト形成予定領域２２上のＢＰＳＧ膜３０、ＳｉＮ膜２０
およびその下層のゲート絶縁膜１７ならびにビット線コ
ンタクト形成予定領域２３上のＢＰＳＧ膜３０、ＳｉＮ
膜２０およびその下層のゲート絶縁膜１７を異方性エッ
チング（例えばＲＩＥ）により除去し、ストラップ・コ
ンタクト用のコンタクトホールおよびビット線コンタク
ト用のコンタクトホールを開口する。この場合、ストラ
ップ・コンタクト形成予定領域に隣接するワード線１８
の側壁のＳｉＮ膜２０およびビット線コンタクト形成予
定領域に隣接するワード線１８の側壁のＳｉＮ膜２０を
残しておく。
【００４０】次に、前記フォトレジスト３１を除去し、
図４（ａ）に示すように、減圧ＣＶＤ法により、全面に
リンドープト・ポリシリコン膜（３２ａ、３２ｂ）を堆
積させる。この場合、ポリシリコン膜（３２ａ、３２
ｂ）を前記ＢＰＳＧ膜３０の高さ以上堆積させる。
図４（ａ）に示すように、減圧ＣＶＤ法により、全面に
リンドープト・ポリシリコン膜（３２ａ、３２ｂ）を堆
積させる。この場合、ポリシリコン膜（３２ａ、３２
ｂ）を前記ＢＰＳＧ膜３０の高さ以上堆積させる。
【００４１】そして、上記ポリシリコン膜（３２ａ、３
２ｂ）からの固相拡散により、電荷転送ゲート用のｎチ
ャネルＭＯＳトランジスタのソース領域２５ａおよびド
レイン領域２５ｂを形成する。
２ｂ）からの固相拡散により、電荷転送ゲート用のｎチ
ャネルＭＯＳトランジスタのソース領域２５ａおよびド
レイン領域２５ｂを形成する。
【００４２】次に、化学的あるいは機械的なポリッシン
グ法を用いて、上記ポリシリコン膜（３２ａ、３２ｂ）
をＢＰＳＧ膜３０の高さまで埋め込んだ状態で残すよう
に除去する。これにより、前記キャパシタ電荷蓄積ノー
ド１６と電荷転送ゲート用トランジスタのソース拡散層
２５ａとを電気的に接続するための導電層３２ａおよび
ビット線コンタクト用の導電層３２ｂが形成される。
グ法を用いて、上記ポリシリコン膜（３２ａ、３２ｂ）
をＢＰＳＧ膜３０の高さまで埋め込んだ状態で残すよう
に除去する。これにより、前記キャパシタ電荷蓄積ノー
ド１６と電荷転送ゲート用トランジスタのソース拡散層
２５ａとを電気的に接続するための導電層３２ａおよび
ビット線コンタクト用の導電層３２ｂが形成される。
【００４３】次に、図４（ｂ）に示すように、減圧ＣＶ
Ｄ法により、全面に酸化膜３３を堆積させ、リソグラフ
ィ技術およびＲＩＥを使用し、ビット線コンタクト用導
電層３２ｂ上のみ上記酸化膜３３を除去する。
Ｄ法により、全面に酸化膜３３を堆積させ、リソグラフ
ィ技術およびＲＩＥを使用し、ビット線コンタクト用導
電層３２ｂ上のみ上記酸化膜３３を除去する。
【００４４】この後、全面にポリシリコン膜２８を堆積
させ、イオン注入法により、上記ポリシリコン膜２８に
リンイオンを注入する。さらに、ＤＣマグネトロン・ス
パッタ法により、全面にＷＳｉ膜２９を堆積させる。そ
の後、上記ＷＳｉ膜２９とポリシリコン膜２８とをＲＩ
Ｅによりパターニングすることにより、ビット線が形成
される。
させ、イオン注入法により、上記ポリシリコン膜２８に
リンイオンを注入する。さらに、ＤＣマグネトロン・ス
パッタ法により、全面にＷＳｉ膜２９を堆積させる。そ
の後、上記ＷＳｉ膜２９とポリシリコン膜２８とをＲＩ
Ｅによりパターニングすることにより、ビット線が形成
される。
【００４５】上記第２実施例の形成方法によれば、ワー
ド線を形成した後、基板上全面にＳｉＮ膜２０およびＢ
ＰＳＧ膜３０を順次堆積させ、ストラップ・コンタクト
形成予定領域２２上のＢＰＳＧ膜３０、ＳｉＮ膜２０お
よびその下層のゲート絶縁膜１７ならびにビット線コン
タクト形成予定領域２３上のＢＰＳＧ膜３０、ＳｉＮ膜
２０およびその下層のゲート絶縁膜１７をＲＩＥにより
除去して開孔する。そして、この開孔部にポリシリコン
膜３２を埋め込み、さらに、全面に酸化膜３３を堆積さ
せ、ビット線コンタクト用導電層３２ｂ上のみ酸化膜３
３を除去した後、ビット線を形成するものである。
ド線を形成した後、基板上全面にＳｉＮ膜２０およびＢ
ＰＳＧ膜３０を順次堆積させ、ストラップ・コンタクト
形成予定領域２２上のＢＰＳＧ膜３０、ＳｉＮ膜２０お
よびその下層のゲート絶縁膜１７ならびにビット線コン
タクト形成予定領域２３上のＢＰＳＧ膜３０、ＳｉＮ膜
２０およびその下層のゲート絶縁膜１７をＲＩＥにより
除去して開孔する。そして、この開孔部にポリシリコン
膜３２を埋め込み、さらに、全面に酸化膜３３を堆積さ
せ、ビット線コンタクト用導電層３２ｂ上のみ酸化膜３
３を除去した後、ビット線を形成するものである。
【００４６】従って、前記第１実施例と同様に、ストラ
ップ・コンタクト用導電層３２ａとビット線コンタクト
用導電層３２ｂを同時に形成することにより、工程を大
幅に省略することが可能となる。
ップ・コンタクト用導電層３２ａとビット線コンタクト
用導電層３２ｂを同時に形成することにより、工程を大
幅に省略することが可能となる。
【００４７】また、ＢＰＳＧ膜３０、ＳｉＮ膜２０およ
びその下層のゲート絶縁膜１７をＲＩＥにより除去して
開孔するので、リソグラフィ工程をさらに削減すること
が可能となる。
びその下層のゲート絶縁膜１７をＲＩＥにより除去して
開孔するので、リソグラフィ工程をさらに削減すること
が可能となる。
【００４８】しかも、ポリシリコン膜（３２ａ、３２
ｂ）をＢＰＳＧ膜３０の高さまで埋め込むので、後で酸
化膜３３を堆積させてビット線コンタクト用の接続孔を
形成する工程に際して、下地構造が平坦であるので、リ
ソグラフィ技術が容易となる。
ｂ）をＢＰＳＧ膜３０の高さまで埋め込むので、後で酸
化膜３３を堆積させてビット線コンタクト用の接続孔を
形成する工程に際して、下地構造が平坦であるので、リ
ソグラフィ技術が容易となる。
【００４９】
【発明の効果】上述したように本発明によれば、トレン
チ・キャパシタ方式のＤＲＡＭセルを形成する際、スト
ラップ・コンタクトとビット線コンタクトを同時に形成
し、工程を大幅に省略することができる。
チ・キャパシタ方式のＤＲＡＭセルを形成する際、スト
ラップ・コンタクトとビット線コンタクトを同時に形成
し、工程を大幅に省略することができる。
【図１】本発明の第１実施例に係るＤＲＡＭセルの形成
工程におけるウェハを示す断面図。
工程におけるウェハを示す断面図。
【図２】図１の工程につづく工程におけるウェハを示す
断面図。
断面図。
【図３】本発明の第２実施例に係るＤＲＡＭセルの形成
工程におけるウェハを示す断面図。
工程におけるウェハを示す断面図。
【図４】図３の工程につづく工程におけるウェハを示す
断面図。
断面図。
【図５】従来のトレンチ・キャパシタの形成工程におけ
るウェハを示す断面図。
るウェハを示す断面図。
【図６】図５の工程につづく工程におけるウェハを示す
断面図。
断面図。
１１…シリコン基板、１３…シリコン酸化膜、１４…キ
ャパシタ電極、１５…キャパシタ絶縁膜、１６…キャパ
シタ電荷蓄積ノード、１７…ゲート絶縁膜、１８…ポリ
シリコン膜（ワード線）、１９…ＳｉＮ膜、２０…Ｓｉ
Ｎ膜、２１…フォトレジスト、２２…ストラップ・コン
タクト形成予定領域、２３…ビット線コンタクト形成予
定領域、２４…ポリシリコン膜、２４ａ、３２ａ…スト
ラップ・コンタクト用導電層、２４ｂ、３２ｂ…ビット
線コンタクト用導電層、２５ａ…ソース領域、２５ｂ…
ドレイン領域、２６…ＢＰＳＧ膜、２７…フォトレジス
ト、２８…ポリシリコン膜、２９…ＷＳｉ膜、３０…Ｂ
ＰＳＧ膜、３１…フォトレジスト、３３…酸化膜。
ャパシタ電極、１５…キャパシタ絶縁膜、１６…キャパ
シタ電荷蓄積ノード、１７…ゲート絶縁膜、１８…ポリ
シリコン膜（ワード線）、１９…ＳｉＮ膜、２０…Ｓｉ
Ｎ膜、２１…フォトレジスト、２２…ストラップ・コン
タクト形成予定領域、２３…ビット線コンタクト形成予
定領域、２４…ポリシリコン膜、２４ａ、３２ａ…スト
ラップ・コンタクト用導電層、２４ｂ、３２ｂ…ビット
線コンタクト用導電層、２５ａ…ソース領域、２５ｂ…
ドレイン領域、２６…ＢＰＳＧ膜、２７…フォトレジス
ト、２８…ポリシリコン膜、２９…ＷＳｉ膜、３０…Ｂ
ＰＳＧ膜、３１…フォトレジスト、３３…酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｐ
Claims (2)
- 【請求項１】 半導体基板の表面の一部に溝を掘り、こ
の溝の内周面に絶縁膜を形成する工程と、 上記溝内の中間高さまで電荷蓄積用キャパシタのキャパ
シタ電極となる第１の導電材を埋め込み、その上にキャ
パシタ絶縁膜を形成し、さらに溝内の上部にキャパシタ
電荷蓄積ノードとなる第２の導電材を形成する工程と、 前記半導体基板上にゲート絶縁膜を形成し、このゲート
絶縁膜上にワード線を形成する工程と、 前記半導体基板の表面の一部に不純物拡散層を形成し、
前記ワード線の一部をゲート電極とする電荷転送ゲート
用ＭＯＳトランジスタを形成する工程と、 前記半導体基板上全面に第１の絶縁膜を堆積させる工程
と、 前記電荷転送ゲート用ＭＯＳトランジスタのソース拡散
層を前記溝内の電荷蓄積ノードに接続するストラップ・
コンタクト形成予定領域上の前記第１の絶縁膜およびそ
の下層の前記ゲート絶縁膜ならびに前記電荷転送ゲート
用ＭＯＳトランジスタのドレイン拡散層をビット線に接
続するビット線コンタクト形成予定領域上の前記第１の
絶縁膜およびその下層の前記ゲート絶縁膜を異方性エッ
チングにより除去する工程と、 前記半導体基板上全面に少なくとも前記ワード線の高さ
まで第１の導電層を堆積させる工程と、 上記第１の導電層を前記ワード線の高さまで埋め込んだ
状態で残すように平坦化技術を用いて除去することによ
り、前記キャパシタ電荷蓄積ノードと電荷転送ゲート用
トランジスタのソース拡散層とを電気的に接続する導電
層およびビット線コンタクト用の導電層を形成する工程
と、 前記第１の導電層に対して、少なくとも前記ストラップ
・コンタクト領域上およびビット線コンタクト領域上の
第１の導電層を残し、それ以外の第１の導電層を除去す
る工程と、 前記半導体基板上全面に第２の絶縁膜を堆積させ、ビッ
ト線コンタクト形成予定領域上の第１の導電層上の少な
くとも一部の第２の絶縁膜を除去し、ビット線コンタク
ト用の接続孔を形成する工程と、 前記半導体基板上全面に第２の導電層を堆積させる工程
と、 上記第２の導電層をパターニングし、ビット線を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。 - 【請求項２】 半導体基板の表面の一部に溝を掘り、こ
の溝の内周面に絶縁膜を形成する工程と、 上記溝内の中間高さまで電荷蓄積用キャパシタのキャパ
シタ電極となる第１の導電材を埋め込み、その上にキャ
パシタ絶縁膜を形成し、さらに溝内の上部にキャパシタ
電荷蓄積ノードとなる第２の導電材を形成する工程と、 前記半導体基板上にゲート絶縁膜を形成し、このゲート
絶縁膜上にワード線を形成する工程と、 前記半導体基板の表面の一部に不純物拡散層を形成し、
前記ワード線の一部をゲート電極とする電荷転送ゲート
用ＭＯＳトランジスタを形成する工程と、 前記半導体基板上全面に第１の絶縁膜を堆積させる工程
と、 前記半導体基板上全面に第２の絶縁膜を堆積させる工程
と、 前記電荷転送ゲート用ＭＯＳトランジスタのソース拡散
層を前記溝内の電荷蓄積ノードに接続するストラップ・
コンタクト形成予定領域上の前記第２の絶縁膜、第１の
絶縁膜およびその下層の前記ゲート絶縁膜ならびに前記
電荷転送ゲート用ＭＯＳトランジスタのドレイン拡散層
をビット線に接続するビット線コンタクト形成予定領域
上の前記第２の絶縁膜、第１の絶縁膜およびその下層の
前記ゲート絶縁膜を異方性エッチングにより除去する工
程と、 前記半導体基板上全面に少なくとも前記第２の絶縁膜の
高さまで第１の導電層を堆積させる工程と、 上記第１の導電層を少なくとも前記第２の絶縁膜の高さ
まで埋め込んだ状態で残すように平坦化技術を用いて除
去することにより、前記キャパシタ電荷蓄積ノードと電
荷転送ゲート用トランジスタのソース拡散層とを電気的
に接続するための導電層およびビット線コンタクト用の
導電層を形成する工程と、 前記半導体基板上全面に第３の絶縁膜を堆積させ、ビッ
ト線コンタクト形成予定領域上の第１の導電層上の少な
くとも一部の第３の絶縁膜を除去し、ビット線コンタク
ト用の接続孔を形成する工程と、 前記半導体基板上全面に第２の導電層を堆積させる工程
と、 上記第２の導電層をパターニングし、ビット線を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22534093A JP3224916B2 (ja) | 1993-09-10 | 1993-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22534093A JP3224916B2 (ja) | 1993-09-10 | 1993-09-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786426A true JPH0786426A (ja) | 1995-03-31 |
| JP3224916B2 JP3224916B2 (ja) | 2001-11-05 |
Family
ID=16827815
Family Applications (1)
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|---|---|---|---|
| JP22534093A Expired - Fee Related JP3224916B2 (ja) | 1993-09-10 | 1993-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3224916B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627934B1 (en) | 1996-09-30 | 2003-09-30 | Infineon Technologies Ag | Integrated semiconductor memory configuration with a buried plate electrode and method for its fabrication |
| US6740919B2 (en) * | 2001-09-26 | 2004-05-25 | Stmicroelectronics S.A. | Ram |
| US6828188B2 (en) | 1999-12-24 | 2004-12-07 | Nec Electronics Corporation | Semiconductor device with high- and low-density regions of transistor elements on single semiconductor substrate, and method of manufacturing such semiconductor device |
-
1993
- 1993-09-10 JP JP22534093A patent/JP3224916B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627934B1 (en) | 1996-09-30 | 2003-09-30 | Infineon Technologies Ag | Integrated semiconductor memory configuration with a buried plate electrode and method for its fabrication |
| US6828188B2 (en) | 1999-12-24 | 2004-12-07 | Nec Electronics Corporation | Semiconductor device with high- and low-density regions of transistor elements on single semiconductor substrate, and method of manufacturing such semiconductor device |
| US6740919B2 (en) * | 2001-09-26 | 2004-05-25 | Stmicroelectronics S.A. | Ram |
| US6908811B2 (en) | 2001-09-26 | 2005-06-21 | Stmicroelectronics S.A. | Ram |
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| Publication number | Publication date |
|---|---|
| JP3224916B2 (ja) | 2001-11-05 |
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