KR930010091B1 - 반도체 메모리 셀 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 229920005591 polysilicon Polymers 0.000 claims abstract description 36
- 239000003990 capacitor Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000003860 storage Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052814 silicon oxide Inorganic materials 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
내용 없음.
Description
제 1 도는 종래의 공정단면도.
제 2 도는 본 발명의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드산화막
3 : 게이트 4 : CVD산화막
5 : 패드질화막 6 : 패드산화막
7 : 제 1 폴리실리콘 8, 13 : 절연막
9 : 제 2 폴리실리콘 10 : 산화막
11 : 커패시터 유전막 12 : 제 3 폴리실리콘
14 : 비트라인
본 발명은 메모리 셀 제조방법에 관한 것으로, 특히 커패시터의 폴리실리콘 패드와 노드폴리 실리콘을 동시에 식각하여 자기정합(Self-Align)방법으로 패터터닝(Patterning)하므로써 오버레이 어큐러시(Overlay Accuracy)를 향상시키고 커패시터영역의 증가에 의한 축전용량을 증대시키기에 적당하도록 한 것이다.
종래의 노블 스택(Noble Stacked) 커패시터 셀(NSC)의 제조공정은 제 1a 도와 같이 먼저 기판(21)위에 게이트(22)와 CVD산화막(23)을 형성하고 매몰 콘택을 형성하기 위한 식각을 하며, 마스크용 질화막(24)을 형성한 후 패터닝한다. 다음에 (B)와 같이 폴리실리콘(25)을 형성하고 패터닝하여 폴리실리콘 패드를 형성한 후 (C)와 같이 산화막(26)을 화학증착법(CVD)으로 형성하고 패터닝하여 폴리실리콘(27)을 화학증착법으로 형성한 후 포토레지스트를 도포하여 평탄화한다.
그리고 (D)와 같이 폴리실리콘(27)을 증착 두께만큼 이방성 건식 식각한 후 포토레지스트를 제거하여 스토리지 노드 폴리실리콘을 패터닝한다. 또한, (E) (F)와 같이 다시 폴리실리콘(28)을 형성하고 패터닝하여 플레이트 폴리실리콘을 패터닝한 후 BPSG등의 절연막(29)을 증착하고 콘택 식각한 다음 텅스텐 플러그를 도포하여 비트라인(30)을 형성한다.
그러나, 상기와 같은 종래의 기술에 있어서는 폴리실리콘(25) 패드와 노드용 폴리실리콘(27)을 각각 식각하므로 오정합(Misalign)에 의한 오버레이 어큐러시가 나빠지기 쉬우며 포토레지스트등의 공정을 거쳐야 하므로 공정이 복잡해지는 결점이 있다.
본 발명은 상기와 같은 종래의 결점을 해결하기 위한 것으로, 폴리실리콘 패드와 스토리지 노드 폴리실리콘을 동시에 마스크 없이 패터닝하여 공정을 단순화시킴과 아울러 오버레이 어큐러시를 향상시키는데 그 목적이 있다. 이와같은 목적을 달성하기 위한 본 발명을 스위칭 트랜지스터와 커패시터로 구성되는 메모리 셀에 있어서, 폴리실리콘 패드와 스토리지 노드 폴리실리콘을 동시에 마스크 없이 자기정합 방법으로 패터닝함을 특징으로 한다.
이하에서 본 발명의 실시예를 첨부된 도면 제 2 도에 의하여 상술하면 다음과 같다.
먼저 (A)와 같이 기판(1)위에 필드산화막(2)과, 게이트(3) 및 CVD산화막(4)을 형성하고 그 위에 패드질화막(5)과 패드산화막(6)의 적층막을 형성한 후 상기 CVD산화막(4) 및 패드 질화막(5), 패드산화막(6)을 마스킹 공정에 의해 식각하여 매몰콘택을 형성한다.
다음에 (B)와 같이 제 1 폴리실리콘(7)과 평탄화용 절연막(8)을 형성하고 패터닝한 후 (C)와 같이 다시 제 2 폴리실리콘(9)과 산화막(10)을 차례로 형성한다. 그리고 (D)와 같이 이방성 건식식각에 의하여 산화막 퇴적 두께 이상으로 산화막(10)을 에치-백(Etch-back)한 후 다시 드러난 제 2 폴리실리콘(9) 두께 이상으로 제 2 폴리실리콘(9)을 에치-백하면 폴리실리콘 패드와 스토리지 노드 폴리실리콘이 동시에 마스크없이 패터닝된다.
이때 폴리실리콘의 에치 스톱퍼(Etch Stopper)로서 패드산화막(6)이 이용된다. 이어서 (E)와 같이 측벽의 산화막(10)과 평탄화용 절연막(8)을 습식 식각으로 제거하고 패드질화막(5)을 습식식각으로 제거한후 커패시터 유전막(11)을 형성하여 (F)와 같이 제 3 폴리실리콘(12)을 형성하고 패터닝하여 셀 플레이트를 형성한다.
그리고 (G)와 같이 BPSG등의 절연막(13)을 형성하고 콘택 식각한 후 비트라인(14)을 형성한다.
이상과 같은 본 발명에 의하면 폴리실리콘 패드와 스토리지 노드 폴리실리콘을 마스크없이 동시에 패터닝하므로 오버레이 어큐러시를 향상시킬 수 있으며, 기존의 NSC 셀 공정보다 공정이 단순해지는 효과가 있다.
Claims (1)
- 기판(1) 위에 필드산화막(2)과 게이트 전극(3) 및 소오스와 드레인 기능을 갖는 불순물영역(n+)을 형성하는 공정과, 전면에 산화막(4), 패드질화막(5), 패드산화막(6)을 차례로 증착하고 불순물영역(n+)에 스토리지노드 매몰콘택을 형성하는 공정과, 전면에 제 1 폴리실리콘(7)과 평탄화용 절연막(8)을 형성하고 커패시터 형성영역상에만 남도록 평탄화용 절연막(8)을 패터닝하는 공정과, 전면에 제 2 폴리실리콘(9)과 산화막(10)을 차례로 증착하는 공정과, 상기 산화막(10)을 에치백하여 제 2 폴리실리콘(9) 표면이 노출되도록 하고 상기 패드산화막(6)을 에치스토퍼로 이용, 노출된 제 2 폴리실리콘(9)을 에치백하여 평탄화용 절연막(8)이 노출됨과 동시에 커패시터 스토리지 노드 영역을 정의하는 공정과, 패드질화막(5)을 에치스토퍼로 이용하여 노출된 평탄화용 절연막(8)과 패드산화막(6) 일부를 제거하고 스토리지 노드 위에 유전막(11)과 제 3 폴리실리콘(12)을 차례로 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 메모리 셀 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910004050A KR930010091B1 (ko) | 1990-11-13 | 1991-03-14 | 반도체 메모리 셀 제조방법 |
| TW080108883A TW221718B (ko) | 1991-03-14 | 1991-11-11 | |
| US07/849,916 US5219780A (en) | 1991-03-14 | 1992-03-12 | Method for fabricating a semiconductor memory cell |
| DE4208130A DE4208130C2 (de) | 1991-03-14 | 1992-03-13 | Verfahren zur Herstellung einer Halbleiterspeicherzelle |
| JP4058093A JP2557592B2 (ja) | 1991-03-14 | 1992-03-16 | 半導体メモリセルの製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR90-18363 | 1990-11-13 | ||
| KR1019900018363A KR930008584B1 (ko) | 1990-11-13 | 1990-11-13 | 반도체 메모리 셀 제조방법 |
| KR1019910004050A KR930010091B1 (ko) | 1990-11-13 | 1991-03-14 | 반도체 메모리 셀 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920018923A KR920018923A (ko) | 1992-10-22 |
| KR930010091B1 true KR930010091B1 (ko) | 1993-10-14 |
Family
ID=19305987
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900018363A KR930008584B1 (ko) | 1990-11-13 | 1990-11-13 | 반도체 메모리 셀 제조방법 |
| KR1019910004050A KR930010091B1 (ko) | 1990-11-13 | 1991-03-14 | 반도체 메모리 셀 제조방법 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900018363A KR930008584B1 (ko) | 1990-11-13 | 1990-11-13 | 반도체 메모리 셀 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR930008584B1 (ko) |
-
1990
- 1990-11-13 KR KR1019900018363A patent/KR930008584B1/ko not_active Application Discontinuation
-
1991
- 1991-03-14 KR KR1019910004050A patent/KR930010091B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930008584B1 (ko) | 1993-09-09 |
| KR920010916A (ko) | 1992-06-27 |
| KR920018923A (ko) | 1992-10-22 |
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