KR970004322B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents

Abstract

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Description

반도체 장치의 캐패시터 제조방법

제1도는 종래 기술에 따른 반도체 장치의 캐패시터 제조 공정 단면도.

제2도는 디램 셀의 레이 아웃 단면도.

제3도는 본 발명의 일실시예에 따른 제2도의 A-A'절단면의 공정 단면도.

제4도는 제2도의 a마스크에서의 B-B'절단면의 공정 단면도.

제5도는 제2도의 a'마스크에서의 B-B'절단면의 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명*

1 : 분리 산화막2,2' : 소오스/드레인 영역

3 : 게이트3' : 워드 라인

4 : 게이트 산화막5 : 비트 라인

6,7 : 산화막9 : 희생산화막

8,11,13 : 전하저장전극용 전도막11,12 : 포토레지스트 패턴

14 : 유전체막15 : 플래이트

16 : 반도체 기판

본 발명은 반도체 장치의 캐패시터 제조방법에 관한 것이다.

일반적으로, 반도체 메모리 소자인 DRAM(Dynamic Random Access Momory)의 직접화와 관련해 중요한 요인으로는 셀(cell)의 면적 감소와 그에 따른 전하보존 용량 확보의 한계를 들 수 있다.

그러나, 반도체 직접회로의 고집적화를 달성하기 위해서 칩과 셀의 단위 면적 감소는 필연적이고, 이에 따라 소자가 안정된 동작을 하기위한 일정량 이상의 유전자를 유지하기 위한 고도의 공정기술 개발과 아울러 소자의 신뢰성 확보는 절실한 해결과제가 되고 있다.

종래의 반도체 장치의 캐패시터 제조방법 중 일반적인 하나를 첨부된 도면 제1도를 통하여 살펴보면 다음과 같다.

먼저, 반도체 기판(16)상에 필드산화막(1) 및 게이트 산화막(4)을 형성하고, 전체구조 상부에 게이트 전극용 폴리실리콘막을 증착하고 불순물 주입공정을 실시한 후, 소정의 마스크를 사용한 식각 공정에 의해 게이트 전극(3) 및 워드 라인(3')을 형성한 다음, 고집적화에 따른 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 전기적 특성을 개선하기 위해 스페이서 산화막을 이용한 LDD 구조의 소오스/드레인 영역(2,2')을 갖는 트랜지스터를 형성한 것을 도시한 것이다.

이어서, 전체구조 상부에 제1산화막(6)을 증착하고, 상기 제1산화막(6)을 관통하여 상기 드레인 영역(2')에 콘택되는 비트 라인(5)을 형성한 후, 전체구조 상부에 일정두께의 제2산화막(7)을 형성한 다음, 상기 제1 및 제2산화막(6,7)을 선택식각하여 소오스 영역(2)이 노출되는 전하저장전극 콘택홀을 형성한다.

계속해서, 상기 소오스 영역(2)에 콘택되는 전하저장전극용 제1 및 제2폴리실리콘막(9,11)을 형성하고 패터닝하여 전하저장전극을 형성한 후, 상기 전하저장전극을 따라 질화막/산화막의 복합구조를 갖는 유전체막(14)을 형성한 다음, 전체구조 상부에 불순물이 주입된 플래이트 전극용 폴리실리콘막 증착하고 식각하여 플래이트 전극(15)을 형성한다.

그러나, 소자가 점차 고집적화됨에 따라 요구되는 셀의 전하보존영량 확보에 어려움이 따르고, 또한 소자의 신뢰성이 저하되는 등의 문제점이 따랐다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 제한된 면적에서 충분한 캐패시터 용량을 확보할 수 있는 반도체 장치의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 통상적인 트랜지스터가 기형성된 반도체 기판상의 제1층간 절연막을 관통하여 소정부위의 반도체 기판에 콘택되는 비트라인을 형성하는 단계; 전체구조 상부에 제2절연막을 형성하고, 상기 제1 및 제2층간 절연막을 관통하여 소정부위의 반도체 기판상에 콘택되는 전하저장전극용 제1전도막 및 희생 산화막을 형성하는 단계; 소정이 마스크를 사용한 식각 공정에 의해 상기 희생 산화막을 패터닝하는 단계; 상기 전체구조 상부에 전하저장전극용 제2전도막을 형성하는 단계; 전하저장전극용 마스크를 사용한 식각 공정에 의해 상기 전하저장전극용 제2전도막 및 소정두께의 희생 산화막을 식각하여 단차를 형성하는 단계; 전체구조 상부에 전하저장전극용 제3전도막을 형성하고, 비등방성 전면식각하여 단차진 지역 및 전하저장전극용 제2전도막 내측 측벽에 전하저장전극용 제3전도막 스페이서를 형성하는 단계; 상기 희생 산화막을 제거하는 단계; 상기 제2층간 절연막상의 소정부위의 상기 전하저장전극용 제1전도막을 선택식각하여 분리된 전하저장전극 노드를 형성하는 단계; 및 상기 전하저장전극 노드 전체구조 상부에 유전체막 및 플래이트 전극용 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면 제2도 내지 제5도를 참조하여 본 발명을 상술하면 다음과 같다.

제2도는 본 발명에 따른 디램(DRAM; Dynamic Random Access Memory)셀의 개략적인 평면도를, 제3도 내지 제5도는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 제조 공정 단면도로, 제3도는 제2도의 A-A'단면도를, 제4도는 제2도의 a마스크 사용할때의 B-B'단면도를, 제5도는 제2도의 a'마스크 사용할때의 B-B'단면도를 각각 나타낸다.

먼저, 제3도(a) 및 제4도(a)는 반도체 기판(16)상에 필드 산화막(1) 및 게이트 산화막(4)을 형성하고, 전체구조 상부에 게이트 전극용 폴리실리콘막을 증착하고 불순물 주입공정을 실시한 후, 소정의 마스크를 사용한 식각 공정에 의해 게이트 전극(3) 및 워드 라인(3')을 형성한 다음, 고집적화에 따른 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 전기적 특성을 개선하기 위해 스페이서 산화막을 이용한 LDD 구조의 소오스/드레인 영역(2,2')을 갖는 트랜지스터를 형성한다.

이어서, 전체구조 상부에 제1산화막(6)을 증착하고, 상기 제1산화막(6)을 선택식각하여 상기 드레인 영역(2')이 노출되는 비트 라인 콘택홀을 형성한 다음, 전체구조 상부에 비트 라인 전극용 폴리실리콘막을 증착하고 식각하여 비트 라인(5)을 형성한 후, 전체구조 상부에 일정두께의 제2산화막(7)을 형성한 것을 도시한 것이다.

이어서, 제3도(b) 및 제4도(b)는 전하저장전극 콘택용 마스크를 사용하여 상기 제1 및 제2산화막(6,7)을 건식식각하여 소오스 영역(2)이 노출되는 전하저장전극 콘택홀을 형성한 다음, 전체구조 상부에 전하저장전극용 제1폴리실리콘막(8)을 증착한 것을 도시한 것이다.

계속해서, 제3도(c) 및 제4도(c)는 전체구조 상부에 일정두께의 희생 산화막(9) 증착하고, 상기 희생 산화막(9) 상부에 제1포토레지스트를 도포한 후, 제2도의 "a"마스크를 사용한 노광·현상 공정에 의해 제1포토레지스트 페탄(10)을 정의한 다음, 이를 식각마스크로 하부의 희생산화막(9)을 식각한 것을 도시한 것이다.

이때, 상기 "a"로 나타낸 워드 라인과 같은 패턴의 제1포토레지스트 패턴(10)을 이용하여 식각함으로써, 이후 공정에서 형성될 폴리실리콘막 스페이서가 워드라인을 따른 방향에만 형성되게 된다.

이어서, 제3도(d) 및 제4도(d)는 전체구조 상부에 전하저장전극용 제2폴리실리콘막(11)을 형성한 후, 상기 전하저장전극용 제2폴리실리콘막(11) 상부에 제2포토레지스트를 도포한 후, 제2도의 "b"마스크인 전하저장전극용 마스크를 사용한 노광·현상 공정에 의해 제2포토레지스트 패턴(12)을 정의한 것을 도시한 것이다.

계속해서, 제3도(e) 및 제4도(e)는 상기 제2포토레지스트 패턴(12)을 식각마스크로 하부의 전하저장전극용 제2폴리실리콘막(11) 및 소정두께의 희생 산화막(9)을 식하여 일정 깊이의 단차를 형성한 다음, 전체구조 상부에 전하저장전극용 제3폴리실리콘막(13) 형성한 것을 도시한 것이다.

이때, 상기 전하저장전극용 폴리실리콘막(8,11,13)은 증착 후, 막내에 이온 주입하거나, PoCl₃를 도핑하거나 혹은 WoSi₂등의 실리사이드를 형성하여 막의 특성을 향상시킬 수 있다.

그리고, 제3도(f) 및 제4도(f)는 상기 전하저장전극용 제3폴리실리콘막(13)을 마스크 없이 비등방성 건식식각하여 상기 희생 산화막(9) 측벽 및 상기 전하저장전극용 제2폴리실리콘막(11) 내측 측벽 스페이서 형태로 잔류시킨 다음, 상기 희생 산화막(9)은 습식식각하여 제거한 것을 도시한 것이다.

이때, 상기 전하저장전극용 제2전하저장전극(11)의 내측 측벽 및 상기 전화저장전극용 제2전하저장전극(11)과 상기 희생 산화막(9)과의 단자 부위에 전하전극용 제3폴리실리콘막 스페이서(13)를 형성함으로써, 캐패시터 유효 표면적 증대를 이룰 수 있으며, 전하저장전극의 면적은 상기 전하저장전극용 제2폴리실리콘막을 패터닝하기 위한 식각 공정시 상기 희생 산화막(9)의 식각 깊이에 따라 상기 희생 산화막(9)의 측벽에 형성되는 스페이서의 크기로 조절할 수 있다.

마지막으로, 제3도(g)는 상기 제2산화막(7)상의 전하저장전극용 제1폴리실리콘막(8)을 마스크없이 전면식각하여 분리된 전하전극전극(8,11,13)을 형성한 후, 상기 전하저장전극(8,11,13)상에 유전체막(15)을 형성하고, 전체구조 상부에 플래이트 전극용 폴리실리콘막을 증착한 후 식각하여 플래이트 전극(16)을 형성한 것을 도시한 것이다.

그리고, 제5도(a) 내지 제5도(c)는 제2도의 상기 "a" 마스크 패턴 대신 "a'" 마스크 패턴을 적용한 경우의 B-B'의 단면도를 도시한 것으로, 제5도(a)는 제4도(d)와 제5도(b)는 제4도(e)와 동일한 공정단계를 도시한 것이고, 제5도(c)는 최종 캐패시터를 형성한 것을 도시한 것이다.

상기와 같이 이루어지는 본 발명은 전하저장전극 패턴 형성을 위한 희생 산화막의 일부를 식각하여 단차를 형성한 다음, 상기 희생 산화막의 측벽에 폴리실리콘막 스페이서를 형성하는 간단한 공정만으로 캐패시터 유효 표면적을 증대시킬 수 있는 효과가 있다.

Claims (3)

1. 통상적인 트랜지스터가 기형성된 반도체 기판사의 제1층간 절연막을 관통하여 소정부위의 반도체 기판에 콘택되는 비트라인을 형성하는 단계; 전체구조 상부에 제2절연막을 형성하고, 상기 제1 및 제2층간 절연막을 관통하여 소정부위의 반도체 기판상에 콘택되는 전하저장전극용 제1전도막 및 희생 산화막을 형성하는 단계; 소정의 마스크를 사용한 식각 공정에 의해 상기 희생 산화막을 패터닝하는 단계; 상기 전체구조 상부에 전하저장전극용 제2전도막을 형성하는 단계; 전하전장전극용 마스크를 사용한 식각 공정에 의해 상기 전하저장전극용 제2전도막 및 소정두께의 희생 산화막을 식각하여 단차를 형성하는 단계; 전체구조 상부에 전하저장전극용 제3전도막을 형성하고, 비등방성 전면식각하여 단차진 지역 및 전하저장전극용 제2전도막 내측 측벽에 전하저장전극용 제3전도막 스페이서를 형성하는 단계; 상기 희생 산화막을 제거하는 단계; 상기 제2층간 절연막상의 소정부위의 상기 전하저장전극용 제1전도막을 선택식각하여 분리된 전하저장전극 노드를 형성하는 단계; 및 상기 전하저장전극 노드 전체구조 상부에 유전체막 및 플래이트 전극을 형성하는 단계를 포함해서 이루어진 반도체 장치의 캐패시터 형성방법.
2. 제1항에 있어서, 상기 희생 산화막 패턴 형성을 위해 사용된 소정의 마스크는 워드라인 형성용 마스크와 동일한 형태 즉, 상자형의 마스크로 이를 사용하여 상기 희생 산화막을 식각함으로써 이후 공정에서 형성될 전하저장전극용 제3전도막 스페이서는 워드라인을 따른 방향에만 형성되게 하거나 혹은 전하저장전극 노드의 네면에 형성되도록 하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 전하저장전극용 제1 내지 제3전도막은 폴리실리콘막 증착후 이온 주입하거나 PoCl₃를 도핑하고 또는 WSi₂또는 MoSi₂등을 사용한 실리사이드를 형성하여 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.