KR100430557B1 - 반도체 소자의 비트 라인 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 비트 라인 형성 방법에 관한 것으로, 실리콘 기판의 P웰 하부에 비트라인을 형성시켜 비트라인과 다른 배선라인 사이의 쇼트를 방지할 수 있다. 이를 위한 본 발명에 의한 반도체 소자의 비트 라인 형성 방법은 실리콘 기판 위에 비트라인 형성용 마스크 패턴을 형성한 후 고농도의 임플런트 주입 공정으로 상기 실리콘 기판 내에 비트 라인을 형성하는 단계와, 상기 비트라인 형성용 마스크 패턴을 제거한 후 실리콘 기판 내부에 형성된 상기 비트 라인의 상부에 P 웰을 형성하는 단계와, 상기 P 웰 내부에 공지의 기술로 필드 산화막을 형성하는 단계와, 상기 구조물을 갖는 실리콘 기판 위에 게이트 절연막과 게이트 전극 및 마스크 질화막을 차례로 형성한 후 패터닝하여 워드 라인을 형성하는 단계와, 상기 워드 라인 외측에 불순물을 주입하여 소오스/드레인 영역을 형성한 후 상기 워드 라인 측벽에 질화막 스페이서를 형성하는 단계와, 상기 질화막 스페이서를 형성한 후 습식식각으로 상기 소오스/드레인 영역의 실리콘을 노출시킨 다음 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 동시에 형성하는 단계와, 상기 워드 라인 사이에 제 1 절연막을 충진한 후 화학기계적연마 또는 에치백으로 평탄화하는 단계와, 상기 구조물 위에 소정 두께의 제 2 절연막을 증착한 다음 비트라인 콘택 마스크 패턴을 그 위에 형성하는 단계와, 상기 비트라인 콘택 마스크 패턴을 이용하여 상기 비트 라인이 드러날 때까지 상기 비트라인 콘택 플러그와 실리콘 기판을 건식 식각하는 단계와, 상기 비트라인 콘택 마스크 패턴을 제거한 후 그 상부에 제 3 절연막을 적층한 다음 블랭킷으로 건식 식각하여 비트라인 콘택의 내측면에 제 3 절연막을 소정의 두께로 형성하는 단계와, 상기 구조물 위에 비트라인 콘택 플러그를 증착한 다음 블랭킷 건식 식각하여 비트 라인을 형성하는 단계와, 상기 비트라인 콘택 플러그 위에 제 4 절연막을 증착한 다음 에치백 또는 화학기계적연마(CMP) 공정으로 스토리지 노드 콘택 플러그를 오픈 시킨 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 비트 라인 형성 방법에 관한 것으로, 특히 실리콘 기판의 P 웰(Well) 하부에 주입(Implantation) 공정으로 고농도로 도핑된 배선 라인을 만드는 비트 라인 형성 방법에 관한 것이다.
일반적으로, 메모리 소자에 있어서 워드 라인은 셀을 선택하는 역할을 하고, 비트 라인은 선택된 셀에 데이터를 전달하는 역할을 한다. 여기서, 메모리 소자의 주변 영역에서는 워드 라인과 비트 라인이 콘택된다.
이러한 워드 라인과 비트 라인은 신호지연을 방지하기 위하여 전도성이 우수한 물질로 형성되어야 한다. 따라서, 종래에는 워드라인과 비트 라인으로 전도특성이 우수한 도핑된 폴리실리콘막과 텅스텐 실리사이드막의 2중막으로 된 텅스텐 폴리사이드 구조가 이용된다.
즉, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 절연막(2)과 도핑된 폴리실리콘막(3)과 텅스텐 실리사이드막(4) 및 보호용 산화막(5)을 순차적으로 증착한다. 그후, 적층된 보호용 산화막(5), 텅스텐 실리사이드막(4), 도핑된 폴리실리콘막(3) 및 게이트 절연막(2)을 소정 부분 패터닝하여, 워드 라인(6)을 형성한다. 그후, 워드 라인(6)이 형성된 기판(1) 상부에 절연막을 증착한다음, 보호용 산화막(5) 표면이 노출되도록 블랭킷 식각하여, 워드 라인(6) 측벽에 스페이서(7)을 형성한다. 그후, 도면에는 도시되지 않았지만, 워드 라인(6)의 양측에 소오스, 드레인용 불순물을 주입하고, 결과물 상에 층간 절연막(8)을 증착한다.
그리고나서, 도 1b에 도시된 바와 같이, 워드 라인(6)의 텅스텐 실리사이드막(4) 표면이 노출되도록 층간 절연막(8)의 소정 부분을 식각한다음, 노출된 텅스텐 실리사이드막(4)과 콘택되도록, 비트 라인(도시되지 않음)을 형성한다.
그러나, 종래기술에 따른 반도체 소자의 비트 라인 형성 방법은 메모리 셀 사이즈가 점차 축소되면서 수직 토포러지(Vertical Topology)가 증가하게 된다. 이로 인해, 후속 금속화(Metallization) 공정에 부담을 줄 뿐 아니라 비트 라인과 워드 라인 또는 비트 라인과 스토리지 노드(storage node) 간에 쇼트가 발생되어 수율이 저하되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 실리콘 기판의 P웰 하부에 비트라인을 형성시켜 비트라인과 다른 배선라인 사이의 쇼트(short)를 방지할 수 있는 반도체 소자의 비트라인 형성 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 실리콘 기판의 P 웰(Well) 하부에 주입(Implantation) 공정으로 고농도로 도핑된 배선 라인을 만드는 비트 라인 형성 방법을 제공하는데 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도
도 2 내지 도 5는 본 발명에 의한 반도체 소자의 비트 라인 형성 방법을 설명하기 위한 제조공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 비트 라인
3 : P 웰 4 : 필드 산화막
5 : 게이트 절연막 6 : 게이트 전극
7 : 마스크 질화막 8 : 질화막 스페이서
9 : 제 1 절연막 10a : 비트라인 콘택 플러그
10b : 스토리지 노드 콘택 플러그 12 : 제 2 절연막
13 : 비트라인 콘택 마스크 14 : 제 3 절연막
15 : 비트라인 콘택 플러그 16 : 제 4 절연막
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 비트 라인 형성 방법은,
실리콘 기판 위에 비트라인 형성용 마스크 패턴을 형성한 후 고농도의 임플런트 주입 공정으로 상기 실리콘 기판 내에 비트 라인을 형성하는 단계와,
상기 비트라인 형성용 마스크 패턴을 제거한 후 실리콘 기판 내부에 형성된상기 비트 라인의 상부에 P 웰을 형성하는 단계와,
상기 P 웰 내부에 공지의 기술로 필드 산화막을 형성하는 단계와,
상기 구조물을 갖는 실리콘 기판 위에 게이트 절연막과 게이트 전극 및 마스크 질화막을 차례로 형성한 후 패터닝하여 워드 라인을 형성하는 단계와,
상기 워드 라인 외측에 불순물을 주입하여 소오스/드레인 영역을 형성한 후 상기 워드 라인 측벽에 질화막 스페이서를 형성하는 단계와,
상기 질화막 스페이서를 형성한 후 습식식각으로 상기 소오스/드레인 영역의 실리콘을 노출시킨 다음 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 동시에 형성하는 단계와,
상기 워드 라인 사이에 제 1 절연막을 충진한 후 화학기계적연마 또는 에치백으로 평탄화하는 단계와,
상기 구조물 위에 소정 두께의 제 2 절연막을 증착한 다음 비트라인 콘택 마스크 패턴을 그 위에 형성하는 단계와,
상기 비트라인 콘택 마스크 패턴을 이용하여 상기 비트 라인이 드러날 때까지 상기 비트라인 콘택 플러그와 실리콘 기판을 건식 식각하는 단계와,
상기 비트라인 콘택 마스크 패턴을 제거한 후 그 상부에 제 3 절연막을 적층한 다음 블랭킷으로 건식 식각하여 비트라인 콘택의 내측면에 제 3 절연막을 소정의 두께로 형성하는 단계와,
상기 구조물 위에 비트라인 콘택 플러그를 증착한 다음 블랭킷 건식 식각하여 비트 라인을 형성하는 단계와,
상기 비트라인 콘택 플러그 위에 제 4 절연막을 증착한 다음 에치백 또는 화학기계적연마(CMP) 공정으로 스토리지 노드 콘택 플러그를 오픈 시킨 단계를 포함하는 것을 특징으로 한다.
상기 비트 라인은 상기 실리콘 기판의 내부에 임플런트로 도핑(NB>1015) 해서 형성하는 것을 특징으로 한다.
상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적 폴리 공정에 의해 동시에 형성하는 것을 특징으로 한다.
상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적으로 도핑된 폴리 실리콘 공정에 의해 동시에 형성하는 것을 특징으로 한다.
상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적인 에피텍셜 성장 공정에 의해 동시에 형성하는 것을 특징으로 한다.
상기 절연막 스페이서와 상기 비트라인 콘택 플러그 및 상기 실리콘 기판의 높은 건식 식각 선택비를 이용하여 P웰 하부에 형성된 비트 라인이 노출될 때까지 건식 식각하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2 내지 도 4는 본 발명의 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 2에 도시된 공정은, 실리콘 기판(1) 위에 비트라인 형성용 마스크 패턴(도시되지 않음)을 형성한 후 실리콘 기판(1) 내에 P 웰(well)이 형성될 영역의 하부에 비트 라인(2)을 형성한다. 이때, 비트 라인(2)은 실리콘 기판(1) 내부에 인(P)을 임플런트(Implant)하여 고농도로 도핑(NB>1015) 해서 형성한다. 그후, 마스크로 사용한 비트라인 형성용 마스크 패턴을 제거한 후 실리콘 기판(1)의 상부에 P 웰(well)(3)을 형성한다. 그후, P 웰(3) 내부에 공지의 기술인 STI 방법으로 필드 산화막(7)을 형성한 단계이다.
여기서, 종래의 공지된 기술은 워드 라인(게이트 전극)(6)을 형성한 다음 그 이후에 비트 라인을 형성하는 것이 기본으로 되어 있었지만, 본 발명에서는 워드 라인을 형성하기 전에 비트 라인을 형성하였다.
도 3에 도시된 공정은, 필드 산화막(4)이 형성된 실리콘 기판(1) 위에 게이트 절연막(5)과 게이트 전극(6) 및 마스크 질화막(7)을 차례로 증착한다. 그후, 적층된 마스크 질화막(7), 게이트 전극(6) 및 게이트 절연막(5)을 소정 부분 패터닝하여, 워드 라인을 형성한다. 그후, 워드 라인 외측의 실리콘 기판에 소오스/드레인용 불순물을 주입하여 소오스/드레인 영역(21)을 형성한다. 그후, 워드 라인 측벽에 질화막 스페이서(8)를 형성한다.
질화막 스페이서(8)를 형성한 후 습식식각으로 소오스/드레인 영역(21)의 실리콘을 노출시키고 선택적 폴리(Selective Poly) 또는 선택적으로 도핑된 폴리 실리콘(Selective Doped Poly-Silicon) 또는 선택적인 에피텍셜 성장(Selective Epitaxial Growing)으로 동시에 비트 라인 콘택 플러그(10a)와 스토리지 노드 콘택 플러그(10b)를 형성시킨다. 그후, 제 1 절연막(9)을 적층한 다음 화학기계적연마(CMP) 또는 에치백(Etchback)으로 평탄화시킨 단계이다.
도 4에 도시된 공정은, 도 3의 상부에 소정의 두께의 제 2 절연막(12)을 증착한 다음 비트라인을 형성하기 위한 비트라인 콘택 마스크 패턴(13)을 그 위에 형성한다. 그후, 상기 비트라인 콘택 마스크 패턴(13)을 이용하여 P웰(well)의 하부에 형성된 비트 라인(2)이 드러날 때까지 상기 비트라인 콘택 플러그(10a)와 실리콘 기판(1)의 소스/드레인 영역(21) 및 P웰(well)(3)을 건식 식각한다. 이때, 절연막 스페이서(8)와 비트라인 콘택 플러그(10a) 및 실리콘 기판(1)의 높은 건식 식각 선택비를 이용하여 P웰(3) 하부에 형성된 비트 라인(2)이 노출될 때까지 건식 식각한다.
그 다음, 비트라인 콘택 마스크 패턴(13)을 제거한 후 그 상부에 제 3 절연막(14)을 적층하고 블랭킷(Blanket)으로 건식 식각하여 비트라인 콘택의 내측면에 제 3 절연막(14)을 소정의 두께로 형성한 단계이다. 이때, 비트라인 콘택의 내측면에 형성된 제 3 절연막(14)은 P 웰(well)(3)과 후속 공정에서 형성될 비트 라인 콘택 플러그(15)가 쇼트되지 않도록 방지하는 역할을 함과 동시에 n형 소오스와 비트 라인(2) 사이의 연결 통로를 만드는 역할을 한다.
도 5에 도시된 공정은, 도 4의 구조물 위에 비트라인 콘택 플러그(15)용 폴리 실리콘(Poly-Si)을 증착한 다음 블랭킷 건식 식각하여 비트 라인을 형성을 완료한다. 그리고, 비트라인 콘택 플러그(15) 위에 제 4 절연막(16)을 증착한 다음 에치백 또는 화학기계적연마(CMP) 공정으로 스토리지 노드 콘택 플러그(10b)를 오픈 시킨 단계이다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 비트라인 형성 방법은 실리콘 기판의 P웰 하부에 비트 라인을 형성시킴으로써 비트라인과 다른 배선라인 간의 쇼트(short)를 방지할 수 있는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 실리콘 기판 위에 비트라인 형성용 마스크 패턴을 형성한 후 고농도의 임플런트 주입 공정으로 상기 실리콘 기판 내에 비트 라인을 형성하는 단계와,상기 비트라인 형성용 마스크 패턴을 제거한 후 실리콘 기판 내부에 형성된 상기 비트 라인의 상부에 P 웰을 형성하는 단계와,상기 P 웰 내부에 공지의 기술로 필드 산화막을 형성하는 단계와,상기 구조물을 갖는 실리콘 기판 위에 게이트 절연막과 게이트 전극 및 마스크 질화막을 차례로 형성한 후 패터닝하여 워드 라인을 형성하는 단계와,상기 워드 라인 외측에 불순물을 주입하여 소오스/드레인 영역을 형성한 후 상기 워드 라인 측벽에 질화막 스페이서를 형성하는 단계와,상기 질화막 스페이서를 형성한 후 습식식각으로 상기 소오스/드레인 영역의 실리콘을 노출시킨 다음 비트 라인 콘택 플러그와 스토리지 노드 콘택 플러그를 동시에 형성하는 단계와,상기 워드 라인 사이에 제 1 절연막을 충진한 후 화학기계적연마 또는 에치백으로 평탄화하는 단계와,상기 구조물 위에 소정 두께의 제 2 절연막을 증착한 다음 비트라인 콘택 마스크 패턴을 그 위에 형성하는 단계와,상기 비트라인 콘택 마스크 패턴을 이용하여 상기 비트 라인이 드러날 때까지 상기 비트라인 콘택 플러그와 실리콘 기판을 건식 식각하는 단계와,상기 비트라인 콘택 마스크 패턴을 제거한 후 그 상부에 제 3 절연막을 적층한 다음 블랭킷으로 건식 식각하여 비트라인 콘택의 내측면에 제 3 절연막을 소정의 두께로 형성하는 단계와,상기 구조물 위에 비트라인 콘택 플러그를 증착한 다음 블랭킷 건식 식각하여 비트 라인을 형성하는 단계와,상기 비트라인 콘택 플러그 위에 제 4 절연막을 증착한 다음 에치백 또는 화학기계적연마(CMP) 공정으로 스토리지 노드 콘택 플러그를 오픈 시킨 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성방법.
- 제 1 항에 있어서,상기 비트 라인은 상기 실리콘 기판의 내부에 임플런트로 도핑(NB>1015) 해서 형성하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성방법.
- 제 1 항에 있어서,상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적 폴리 공정에 의해 동시에 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1 항에 있어서,상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적으로 도핑된 폴리 실리콘 공정에 의해 동시에 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1 항에 있어서,상기 비트 라인 콘택 플러그와 상기 스토리지 노드 콘택 플러그는 선택적인 에피텍셜 성장 공정에 의해 동시에 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성 방법.
- 제 1 항에 있어서,상기 절연막 스페이서와 상기 비트라인 콘택 플러그 및 상기 실리콘 기판의 높은 건식 식각 선택비를 이용하여 P웰 하부에 형성된 비트 라인이 노출될 때까지 건식 식각하는 것을 특징으로 하는 반도체 소자의 비트 라인 형성방법.
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- 2001-12-24 KR KR10-2001-0084014A patent/KR100430557B1/ko not_active IP Right Cessation
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