KR980011894A - 반도체 장치 제조방법 - Google Patents

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KR980011894A KR1019960030173A KR19960030173A KR980011894A KR 980011894 A KR980011894 A KR 980011894A KR 1019960030173 A KR1019960030173 A KR 1019960030173A KR 19960030173 A KR19960030173 A KR 19960030173A KR 980011894 A KR980011894 A KR 980011894A
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신광식
홍원철
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김광호
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Abstract

반도체장치 제조방법을 개시하고 있다. 반도체 기판 상에 제1 절연막을 형성하고, 상기 기판을 일정깊이 선택적으로 식각함으로써 소자분리영역이 될 트랜치를 형성한 다음, 트랜치가 형성된 결과물 전면에 제2 절연막을 형성한다. 다음, 상기 트랜치 내부 일부를 매립하는 매몰 비트라인을 형성하고, 상기 트랜치의 잔여부분을 매립하는 제3 절연층을 형성한 다음, 그 결과물 상에 도전물 및 절연물을 침적하여 산화버퍼층 및 산화방지막을 형성한다. 이어서, 상기 산화방지막을 마스크로하여 상기 산화버퍼층 및 기판을 열산화시켜 열산화막을 형성하고, 상기 산화방지막과 산화되지 않은 산화버퍼층을 제거한다. 따라서, 디슁효과를 방지할 수 있으며, 실리콘과 산화막을 동시에 일대일의 선택비로 식각해야 하던 종래 문제를 개선할 수 있다.

Description

반도체 장치 제조방법
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 트랜치 소자분리영역 내에 비트라인을 형성한 셀(Isolation Merged Bit-line Cell 이하, IMBC라 함) 형성방법에 관한 것이다.
반도체 메모리 장치가 고집적화 됨에 따라, 단위 셀이 요구하는 커패시턴스를 만족시키기 위한 제조공정은 점차 복잡해지고 있다. 64M 디램(이하 DRAM이라 함)급 이상의 고밀도 DRAM 셀의 커패시턴스를 만족시키기 위한 셀 구조로서, 비트라인 상에 커패시터를 형성하는 커패시터-오버-비트라인(이하, COB라 함) 구조의 셀이 개발되었다.
그러나, COB 구조의 셀은 스토리지 전극과 활성영역을 연결하기 위한 콘택과 비트라인 사이의 마진이 적어, 스토리지 전극과 비트라인 사이에 전기적인 충전이 발생하고, 제조공정이 복잡할 뿐만 아니라 요구되는 얼라인먼트의 마진이 엄격한 단점을 안고 있다.
또한, COB 셀 구조에서는 하부의 게이트 전극과 비트라인 사이의 절연과, 비트라인 전극과 상부 스토리지 전극 사이의 전기적 절연을 위한 절연막을 형성함으로써, 셀구조의 전체적인 높이가 증가하게 된다. 이러한 셀의 수직적인 높이의 증가는 스토리지 전극과 활성영역을 연결하는 콘택을 형성하는데 어려움이 있고, 스토리지 전극의 콘택이 비트라인 사이에서 형성되므로, 작고 어스펙트비가 큰 콘택홀이 형성해야하는 단점이 있다.
이러한 단점을 극복하기 위한 한 방법으로 트랜치 소자분리영역 내에 비트라인을 형성한 셀(Isolation Merged Bit-line Cell 이하, IMBC라 함)구조가 제안되어 있다.
종래 IMBC 구조는 비트라인 노드가 게이트 및 활성영역의 하부에 형성되므로, COB 구조에 비해 낮은 셀 높이를 갖고, 비트라인 노드와 스토리지 노드가 활성영역을 기준으로 서로 반대편에 놓이게 되므로 공정 마진이 넓어지고 공정이 단순화되는 장점이 있다.
그러나, 종래 IMBC 구조에서 통상적인 소자분리 공정은 활성영역의 장착방향을 분리하기 위하여 얕은 트랜치 소자분리방법(이하, STI이라 함)으로 산화물을 매립하고 화학기계적 폴리싱(이하, CMP 라 함) 공정으로 평탄화시킨 다음, 활성영역의 단축방향으로의 분리는 비트라인을 형성하면서 분리하게 된다. 이러한 IMBC 구조에서 통상의 방법으로 활성영역을 형성할 때 셀 영역의 소자분리 산화막은 후속으로 진행되는 하부 비트라인과 일부 중첩되므로 하부 비트라인 형성을 위한 트랜치 에치시 실리콘과 산화막을 일대일의 선택비로 식각해야하는 어려움이 있다.
또한, 주변회로 영역에 형성되는 활성영역은 셀 영역에 형성되는 활성영역에 비해 넓기 때문에 트랜치를 형성하고 산화물을 채운다음 CMP 공정으로 산화물을 식각하여 평탄화를 진행할 때 디슁 효과(dishing effect)가 발생된다. 이와같의 일정하지 않은 필드산화막은 모스 트랜지스터의 험프(hump) 특성의 요인이 되어 후속으로 진행되는 공정을 어렵게 만든다.
따라서, 본 발명 상기 문제점을 해결하여 소자분리공정시 발생되는 식각 어려움을 해결하고 디슁효과를 방지할 수 있는 반도체 장치 제조방법을 제공하는 것이다.
제1도는 본 발명에 따른 반도체 장치 제조방법을 설명하기 위해 도시한 레이아웃도이다.
제2a도 내지 제6b도는 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위해 도시한 단면도들이다.
상기 달성하기 위하여 본 발명은, 반도체 기판 상에 제1 절연막을 형성하는 단계; 제1 절연막이 형성된 상기 기판을 일정깊이 선택적으로 식각함으로써 소자분리영역이 될 트랜치를 형성하는 단계; 트랜치가 형성된 결과물 전면에 제2 절연막을 형성하는 단계; 상기 트랜치 내부 일부를 매립하는 매몰 비트라인을 형성하는 단계; 매몰 비트라인 상에, 상기 트랜치의 잔여부분을 매립하는 제3 절연층을 형성하는 단계; 제3 절연층이 형성된 결과물 상에 도전물 및 절연물을 침적하여 산화버퍼층 및 산화방지막을 형성하는 단계; 상기 산화방지막을 마스크로하여 상기 산화버퍼층 및 기판을 열산화시켜 열산화막을 형성하는 단계; 및 상기 산화방지막과 산화되지 않은 산화버퍼층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치 제조방법을 제공한다.
따라서, 디슁효과를 방지할 수 있으며, 실리콘과 산화막을 동시에 일대일의 선택비로 식각해야 하던 종래 문제를 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제1도는 본 발명에 따른 반도체 장치 제조방법을 설명하기 위해 도시한 레이아웃도로서, 참조부호 "1"은 트랜치 소자분리 영역을 한정하는 마스크 패턴을, "3"은 필드산화에 의한 소자분리 영역을 한정하는 마스크 패턴을 각각 나타낸다.
도2a 내지 도6b는 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위해 도시한 단면도들로서, 각 도a는 도1의 X-X′방향을 각각 잘라본 단면도들이다.
도2a 및 도 2b를 참조하면, 반도체 기판(10) 상에 절연물, 예컨대 질화물을 증착하여 제1 절연막(12)을 형성하고, 그 위에 포토레지스트를 도포한 다음 패터닝하여 트랜치 형성을 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 다음, 상기 포토레지스트 패턴을 식각마스크로하여 상기 기판(10)을 일정깊이 선택적으로 식각함으로써 소자분리영역이 될 트랜치(t)를 형성한다.
도3a 및 도3b를 참조하면, 트랜치가 형성된 결과물 상에 절연물, 예컨대 질화물을 증착하여 제2 절연막(14)을 형성하고, 그 결과물 전면에 비트라인 형성을 위한 도전물 예컨대 폴리실리콘을 증착한 다음 에치백하여 상기 트랜치(t) 내부 일부를 채우는 제1 전층(16)을 형성한다. 다음, 비트라인의 저항을 감소시키기 위해 제1 도전층이 형성된 결과물 상에 예컨대 텅스텐을 전면 침적한 다음 에치백하여 상기 제1 도전층(16) 상에 상기 트랜치(t) 일부를 채우는 제2 도전층(18)을 형성한다. 상기 제1 도전층(16) 및 제2 도전층(18)은 매몰 비트라인(19)을 이룬다.
도4a 및 도4b를 참조하면, 매몰 비트라인(19)이 형성된 결과물 전면에 예컨대 고온산화물을 화학기상증착방법으로 침적한 다음, 상기 기판이 노출될때까지 CMP를 진행하여 평탄화시킴으로써, 상기 트랜치의 잔여부분을 매립하는 제3 절연층(21)을 형성한다.
이로써 IMBC 구조 매몰 비트라인이 형성됨과 동시에 셀영역의 활성영역 단축방향의 소자분리가 완성된다. 이때, 주변회로 영역은 소자분리를 형성하지 않고 이후 진행되는 열산화공정으로 소자분리막을 형성하게 된다.
도5a 및 도5b를 참조하면, 제3 절연층(20)이 형성된 결과물 전면에 폴리실리콘 및 질화물을 700Å 및 1500Å 정도의 두께로 침적한 다음 패터닝하여 산화버퍼층(22) 및 산화방지막(24)을 각각 형성한다.
도6a 및 도6b를 참조하면, 상기 산화방지막(24)을 마스크로하여 상기 산화버퍼층(20) 및 기판(10)을 열산화시켜 열산화막(26)을 형성하고, 상기 산화방지막(24)과 산화되지 않은 산화버퍼층(22)을 제거한다.
이로써, 셀 영역의 활성영역 장축방향으로 소자분리가 이루어진다. 즉, 매몰 비트라인을 형성하면서 활성영역의 단축방향 소자분리가 자동적으로 이루어지고, 활성영역 장축방향 소자분리는 후속으로 진행되는 열산화공정으로 이루어지게 된다.
여기에서, 도면에 도시되지는 않았지만, 열산화공정 진행시 주변회로 영역에 형성되는 활성영역의 소자분리막을 형성함으로써 주변회로 영역의 필드는 모두 열산화막으로 형성되게 한다.
따라서,STI 공정으로 주변회로 영역의 소자분리막을 형성할 때 발생하는 디슁효과를 방지할 수 있다. 또한, 매몰 비트라인 형성후, 그 상부를 부분적으로 열산화시켜 소자분리공정을 진행함으로써, 실리콘과 산화막을 동시에 일대일의 선택비로 시각해야 했던 종래 문제를 개선할 수 있다.

Claims (2)

  1. 반도체 기판 상에 제1 절연막을 형성하는 단계; 제1 절연막이 형성된 상기 기판을 일정깊이 선택적으로 식각함으로써 소자분리영역이 될 트랜치를 형성하는 단계; 트랜치가 형성된 결과물 전면에 제2 절연막을 형성하는 단계; 상기 트랜치 내부 일부를 매립하는 매몰 비트라인을 형성하는 단계; 매몰 비트라인 상에, 상기 트랜치의 잔여부분을 매립하는 제3 절연층을 형성하는 단계; 제3 절연층이 형성된 결과물 상에 도전물 및 절연물을 침적하여 산화버퍼층 및 산화방지막을 형성하는 단계; 상기 산화방지막을 마스크로하여 상기 산화버퍼층 및 기판을 열산화시켜 열산화막을 형성하는 단계; 및 상기 산화방지막과 산화되지 않은 산화버퍼층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  2. 제1항에 있어서, 매몰 비트라인을 형성하는 상기 단계는, 제2 절연층이 형성된 결과물 전면에 폴리실리콘층을 형성하는 단계와, 그 결과물 상에 텅스텐을 전면 침적한 다음 에치백하여 상기 폴리실리콘층 상부 트랜치 일부를 매립하는 텅스텐층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100430557B1 (ko) * 2001-12-24 2004-05-10 동부전자 주식회사 반도체 소자의 비트 라인 형성 방법
KR100739532B1 (ko) * 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법

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Publication number Priority date Publication date Assignee Title
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US7749840B2 (en) 2006-06-09 2010-07-06 Samsung Electronics Co., Ltd. Methods of forming a semiconductor device including buried bit line
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