KR19980067101A - 임베디드 메모리소자 및 그 제조방법 - Google Patents

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Abstract

임베디드 메모리소자 및 그 제조방법에 대해 기재되어 있다. 이 임베디드 메모리소자는 제1 및 제2 영역을 포함하는 반도체기판의 제1 영역에 형성된 제1 게이트전극과, 제1 게이트전극 일측의 반도체기판에 형성되며, 제1 불순물로 도우프된 제1 드레인과, 제1 게이트전극의 타측의 반도체기판에 형성되며, 제2 불순물로 도우프된 제1 소오스와, 반도체기판의 상기 제2 영역에 형성된 제2 게이트전극과, 제2 게이트전극 양측의 반도체기판에 형성되며, 제3 불순물로 도우프된 제2 소오스/ 드레인과, 반도체기판의 제2 영역에 형성된 제3 게이트전극과, 제3 게이트전극 양측의 반도체기판에 형성되며, 제4 불순물로 도우프된 제3 소오스/ 드레인, 및 제1 내지 제3 게이트전극의 표면과, 제1 드레인, 제2 및 제3 소오스/ 드레인에 형성된 실리사이드층으로 구성된다. 이에 따라, 고속동작을 실현함과 동시에 누설전류가 감소되어 소자의 리프래쉬 특성이 향상된다.

Description

임베디드 메모리소자 및 그 제조방법
본 발명은 반도체 메모리소자 및 그 제조방법에 관한 것으로, 특히 메모리소자와 논리소자를 하나의 칩상에 구현한 임베디드 메모리소자 및 그 제조방법에 관한 것이다.
반도체소자의 종류에는 여러 가지가 있으며, 이들 여러 가지의 반도체소자 중에 메모리 셀에 데이터를 저장하거나 메모리 셀에 저장된 데이터를 외부로 전송시키는 기능을 갖는 반도체 기억소자와, 상기 반도체 기억소자로부터 입력되는 데이터를 연산처리하는 기능을 갖는 논리소자는 컴퓨터 및 가전제품에 널리 사용되고 있다.
한편, 반도체 메모리소자가 고집적화되어 감에따라, 여러가지 다른 기능을 가진 서로 다른 소자를 하나의 칩(chip)에 구현하여 두 가지 이상의 소자가 한 칩에서 유기적으로 동작하게 하는, 이른바 실리콘 온 칩(Silicon On Chip; SOC) 등이 등장하게 되었다. 그러므로, SOC의 제조공정은 그만큼 더 복잡하고 어려워진다. 각기 다른 기능을 갖는 하나의 소자를 하나의 칩에 구현하는 제조공정은 그 소자 하나의 특성만 만족하는 공정을 적용하면 되지만, 서로 다른 기능을 가지는 둘 이상의 소자를 하나의 칩에 구현하면서 각 소자가 요구하는 특성을 모두 만족시키는 공정은 매우 복잡해지며, 경우에 따라서는 공정이 추가되기도 한다.
SOC 소자 중의 하나인 임베디드 메모리 논리소자(Embeded Memory Logic; EML)는 메모리소자와 논리소자를 하나의 칩에 구현한 것으로서, 다수의 메모리 셀이 위치하는 셀 어레이 (cell array) 영역과, 상기 셀 어레이 영역내에 저장된 정보를 연산처리하여 새로운 정보를 만들어내는 논리회로 영역으로 구성된다. 상기 셀 어레이 영역내의 메모리 셀로서는 디램((DRAM) 셀 또는 에스램(SRAM) 셀이 널리 사용되고 있다. 셀 어레이 영역에 존재하는 억세스 트랜지스터는 드레인 포화전류(Idsaat)에 의해 결정되는 전류구동능력의 증가보다는 누설전류의 방지를 잘 해줄수 있는 특성을 지니는 것이 훨씬 중요하다. 반면에, 셀 어레이영역을 제외한 주변회로 영역은 전체적인 칩의 성능을 좌우하기 때문에 트랜지스터의 전류구동능력이 매우 중요하게 작용한다.
특히, 메모리소자로서 DRAM을 채용한 EML 소자를 EDL(Embeded DRAM Logic)이라 하는데, EDL 소자에서는 메모리 셀에 축적된 정보전하가 누설전류에 의해 시간이 지나면서 여러 경로를 통해 소실되기 때문에, 이른바 리프래쉬(refresh)라고 불리우는 정보재생 동작을 필요로 하게 된다. 이러한 리프래쉬 특성은 EDL 소자의 특성에서 가장 중요한 항목중의 하나로서, 리프래쉬 특성을 개선하고자 하는 연구가 계속되어 왔다. 리프래쉬 특성을 개선하는 방법으로는, 캐패시터의 용량을 증가시켜 누설전류가 있어도 데이터를 유지할 수 있도록 하는 방법과, 누설전류를 감소시켜 축적된 전하량이 더 이상 손실되지 않도록 하는 방법이 널리 사용되고 있다.
EDL 소자의 동작속도를 향상시기 위하여 트랜지스터의 게이트전극 및 소오스/ 드레인영역 상에만 비저항이 낮은 금속 실리사이드막을 선택적으로 형성하는 샐리사이드(salicide; self-aligned silicide) 공정기술이 널리 사용되고 있다.
도 1 내지 도 3은 종래의 일 방법에 의한 EDL 소자의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 각각 N형 및 P형의 불순물이 고농도로 도우프된 폴리실리콘 게이트(22 및 24)와 소오스/ 드레인으로 이루어진 NMOS 및 PMOS 트랜지스터가 각각 형성된 반도체기판(10) 위에 도우프되지 않은 실리콘을, 상기 게이트전극(22, 24) 상부 및 소오스/ 드레인(26, 28)의 상부에만 30㎚ 정도의 두께로 선택적으로 증착하여 실리콘막(30)을 형성한다. 도면에서 미설명된 참조부호 12는 NMOS 트랜지스터를 형성하기 위한 P웰을, 14는 PMOS 트랜지스터를 형성하기 위한 N웰을, 16은 소자간 분리를 위한 필드산화막을, 18은 NMOS 트랜지스터의 게이트절연막을, 20은 PMOS 트랜지스터의 게이트절연막을, 26은 NMOS 트랜지스터의 소오스/ 드레인을, 28은 PMOS 트랜지스터의 소오스/ 드레인을 각각 나타내며, 그의 제조방법은 통상의 방법을 따른다.
도 2를 참조하면, 실리콘막이 형성된 상기 반도체기판에 불순물이온, 예컨대 비소(As) 이온을 70keV의 에너지와 3 × 1014/㎠의 도우즈(dose)로 주입하여 상기 실리콘막(30)을 비정질화(amorphization) 시킨다.
도 3을 참조하면, 상기 결과물의 전면에 티타늄(Ti)을 35㎚ 정도의 두께로 스퍼터링(sputtering)하여 티타늄막을 형성한 다음, 상기 결과물을 급속 열처리(Rapid Thermal Annealing; RTA) 한다. 이렇게 하면, 실리콘막이 형성된 부분에서는 실리콘(Si)과 티타늄(Ti)이 반응하여 티타늄 실리사이드(TiSi2)(32)가 생성되고, 실리콘막이 형성되어 있지 않은 부분에서는 티타늄이 그대로 잔류하거나, 상기 열처리시 분위기 가스에 포함된 질소와 티타늄이 반응하여 티타늄 나이트라이드(TiN)가 생성된다. 이어서, 미반응된 티타늄(Ti) 및 티타늄 나이트라이드(TiN)를 선택적으로 제거하고, 도시되지는 않았지만 상기 실리사이드막이 형성된 결과물 전면에 층간절연막을 형성한 다음 상기 셀 어레이 영역상에 셀 커패시터를 형성함으로써 EDL 셀을 완성한다.
상기한 종래의 방법에 따르면, 주변회로부의 NMOS 트랜지스터에는 N형 불순물이 고농도로 도우프된 N+소오스/ 드레인과 게이트의 표면에 티타늄 실리사이드(TiSi2)가 형성되고, PMOS 트랜지스터에는 P형의 불순물이 고농도로 도우프된 P+소오스/ 드레인과 게이트의 표면에 티타늄 실리사이드(TiSi2)가 각각 형성되므로, 게이트전극 및 소오스/ 드레인의 접촉저항이 감소되어 전류 구동력을 향상시킬 수 있다. 그러나, 셀 어레이 영역에도 역시 N형의 불순물을 고농도로 주입하여 소오스/ 드레인을 형성하기 때문에, 고농도 소오스/ 드레인 영역에 이온주입 손상이 가해진다. 이러한 이온주입 손상은 디스로케이션(dislocation)과 같은 결정결함을 생성시켜 소오스/ 드레인과 P웰 사이에 접합 누설전류를 증가시키는 결과를 초래한다. DRAM 셀을 구성하는 셀 커패시터의 스토리지 전극과 연결된 셀 어레이영역의 소오스 영역(또는 드레인 영역)과 P웰 영역 사이에 접합 누설전류가 증가할수록 스토리지전극에 저장된 전하가 소멸되는 데 걸리는 시간이 점점 짧아지므로, 스토리지전극에 일정량 이상의 전하량을 보존시키기 위해서는 외부로부터 스토리지전극에 전하를 공급하는 리프래쉬 동작의 주기를 짧게 조절하여야 한다. 이에 따라, 소자의 전력소모량은 더욱 증가된다.
또한, 셀 어레이영역 내의 상기 고농도 소오스/ 드레인의 표면에도 실리사이드막이 형성되므로, 상기 실리사이드막의 스트레스로 인하여 상기 고농도 소오스/드레인 영역의 결정결함이 더욱 증가하며, 이에 따라 접합 누설전류가 더욱 증가한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 셀 어레이영역에 형성되는 소오스/ 드레인 영역의 접합 누설전류를 감소시켜 소자의 특성을 향상시킬 수 있는 임베디드 메모리소자를 제공하는 것이다. 또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 임베디드 메모리소자의 적합한 제조방법을 제공하는 것이다.
도 1 내지 도 3은 종래의 일 방법에 의한 EDL 소자의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 4 내지 도 10은 본 발명의 제1 실시예에 따른 EDL 소자의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 11 내지 도 15는 본 발명의 제2 실시예에 따른 EDL 소자의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
100....반도체기판42a, 42b...P웰
44.....N웰46.....필드산화막
48.....게이트절연막50a,50b,50c..게이트전극
52a,52b,52c...N-소오스/드레인54...절연막
56,60,64,70,72...포토레지스트 패턴
58a,58b,58c.....스페이서62a,62b...N+소오스/ 드레인
66.....P+소오스/ 드레인68a,68b,68c...실리사이드
상기 과제를 이루기 위하여 본 발명에 의한 임베디드 메모리소자는, 제1 및 제2 영역을 포함하는 반도체기판의 상기 제1 영역에 형성된 제1 게이트전극; 상기 제1 게이트전극 일측의 반도체기판에 형성되며, 제1 불순물로 도우프된 제1 드레인; 상기 제1 게이트전극의 타측의 반도체기판에 형성되며, 제2 불순물로 도우프된 제1 소오스; 상기 반도체기판의 상기 제2 영역에 형성된 제2 게이트전극; 상기 제2 게이트전극 양측의 반도체기판에 형성되며, 제3 불순물로 도우프된 제2 소오스/ 드레인; 상기 반도체기판의 상기 제2 영역에 형성된 제3 게이트전극; 및 상기 제3 게이트전극 양측의 반도체기판에 형성되며, 제4 불순물로 도우프된 제3 소오스/ 드레인을 구비하며, 상기 제1 내지 제3 게이트전극의 표면과, 상기 제1 드레인, 제2 및 제3 소오스/ 드레인에 형성된 실리사이드층을 구비하는 것을 특징으로 한다.
상기 제1 영역은 메모리 셀 어레이영역이고, 상기 제2 영역은 주변회로 영역인 것이 바람직하다. 그리고, 상기 제1 불순물은 N형의 불순물로서, 그 농도는 1×1020/㎠ 이상이고, 제2 불순물은 N형의 불순물로서 그 농도는 1×1017/㎠ ∼ 1 × 1020/㎠ 정도이고, 제3 불순물은 P형의 불순물로서 그 농도는 1×1020/㎠ 이상이며, 제4 불순물은 N형의 불순물로서 그 농도는 1×1020/㎠ 이상인 것이 바람직하다. 상기 제1 소오스는 캐패시터의 스토리지전극과 연결되고, 상기 제1 드레인은 비트라인과 연결된다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 임베디드 메모리소자의 제조방법은, 활성영역과 비활성영역으로 구분되어진 반도체기판의 제1 내지 제3 영역에, 게이트절연막을 개재한 제1 내지 제3 게이트전극을 형성하는 단계; 상기 제1 내지 제3 게이트전극 양측의 반도체기판에 각각 제1 불순물로 도우프된 제1 내지 제3 소오스/ 드레인을 형성하는 단계; 결과물의 전면에 절연막을 형성하는 단계; 상기 절연막상에 제1 영역을 제외한 영역을 오픈(open)하는 감광막 패턴을 형성하는 단계; 상기 절연막을 이방성식각하여 상기 제1 영역을 제외한 영역에 형성된 게이트전극의 측벽에 스페이서를 형성하는 단계; 상기 제1 및 제2 게이트전극과 제1 드레인 및 제2 소오스/ 드레인을 제2 불순물로 도우프시키는 단계; 상기 제3 게이트전극 및 제3 소오스/ 드레인을 제3 불순물로 도우프시키는 단계; 및 상기 제1 내지 제3 게이트전극, 제2, 제3 소오스/ 드레인 및 제1 드레인에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 영역은 메모리셀내 억세스 트랜지스터의 게이트전극과 패스 트랜지스터의 게이트전극 사이이며, 메모리 캐패시터의 스토리지전극과 접촉되는 부분을 포함하는 영역이고, 상기 제2 영역은 메모리 셀을 포함하는 NMOS 영역이며, 상기 제3 영역은 PMOS 영역이다. 그리고, 상기 제1 불순물은 N형의 불순물로서 그 농도는 1×1017/㎠ ∼ 1 × 1020/㎠ 정도이고, 상기 제2 불순물은 N형의 불순물로서 그 농도는 1×1020/㎠ 이상이며, 상기 제3 불순물은 P형의 불순물로서 그 농도는 1×1020/㎠ 이상인 것이 바람직하다. 그리고, 상기 절연막은 산화막, 질화막 및 산질화막으로 이루어진 그룹에서 선택된 어느 하나로 형성되고, 상기 실리사이드층을 형성하는 단계는 샐리사이드(salicide; self-aligned silicide) 공정으로 이루어진다.
상기 다른 과제를 이루기 위하여 본 발명에 의한 임베디드 메모리소자의 다른 제조방법은, 활성영역과 비활성영역으로 구분되어진 반도체기판의 제1 내지 제3 영역에, 게이트절연막을 개재한 제1 내지 제3 게이트전극을 각각 형성하는 단계; 상기 제1 내지 제3 게이트전극 양측의 반도체기판에 각각 제1 불순물로 도우프된 제1 내지 제3 소오스/ 드레인을 형성하는 단계; 결과물의 전면에 절연막을 형성하는 단계; 상기 절연막상에 제1 영역 및 제3 영역을 가리는 제1 감광막 패턴을 형성하는 단계; 상기 절연막을 이방성식각하여 상기 제1 및 제3 영역을 제외한 영역에 형성된 게이트전극의 측벽에 제1 스페이서를 형성하는 단계; 상기 제1, 제2 게이트전극과 제1 드레인 및 제2 소오스/ 드레인을 제2 불순물로 도우프시키는 단계; 상기 제3 영역만을 오픈하는 제2 감광막패턴을 형성하는 단계; 상기 제2 감광막패턴을 마스크로 사용하여 상기 제3 영역에 형성된 상기 절연막을 이방성식각하여 제3 게이트전극의 측벽에 제2 스페이서를 형성하는 단계; 상기 제3 게이트전극 및 제3 소오스/ 드레인을 제3 불순물로 도우프시키는 단계; 및 상기 제1 내지 제3 게이트전극, 제2, 제3 소오스/ 드레인 및 제1 드레인의 표면에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 영역은 메모리셀내 억세스 트랜지스터의 게이트전극과 패스 트랜지스터의 게이트전극 사이이며, 메모리 캐패시터의 스토리지전극과 접촉되는 부분을 포함하는 영역이고, 제2 영역은 메모리 셀을 포함하는 NMOS 영역이며, 상기 제3 영역은 PMOS 영역이다. 그리고, 상기 제1 불순물은 N형의 불순물로서 그 농도는 1×1017/㎠ ∼ 1 × 1020/㎠ 정도이고, 상기 제2 불순물은 N형의 불순물로서 그 농도는 1×1020/㎠ 이상이며, 상기 제3 불순물은 P형의 불순물로서 그 농도는 1×1020/㎠ 이상인 것이 바람직하다. 그리고, 상기 절연막은 산화막, 질화막 및 산질화막으로 이루어진 그룹에서 선택된 어느 하나로 형성되고, 상기 실리사이드층을 형성하는 단계는 샐리사이드(salicide; self-aligned silicide) 공정으로 이루어진다.
본 발명에 따르면, 셀 어레이 영역에 형성되는 트랜지스터의 억세스 게이트와 패스 게이트 사이의 소오스/ 드레인에 높은 도우즈로 이온주입되는 것을 방지하면서, 주변회로 영역에 형성되는 트랜지스터의 소오스/드레인 영역 및 게이트 패턴에는 비저항이 수십 μΩ-㎝의 낮은 값을 갖는 금속 실리사이드막을 형성할 수 있다. 이에 따라, 소자의 동작속도에 직접적으로 영향을 주는 주변회로 영역의 트랜지스터의 동작속도는 빠르게 유지하면서, 셀 어레이 영역에 형성되는 소오스/드레인에 이온주입 손상이 가해지는 것을 방지할 수 있다. 결과적으로, 누설전류를 방지하여 메모리 셀의 리프래쉬 특성을 개선시키면서도 고속의 임베디드 메모리소자를 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하지만, 본 발명이 이에 한정되지 않음은 물론이다.
제1 실시예
도 4 내지 도 10은 본 발명의 제1 실시예에 따른 임베디드 메모리 소자의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들로서, 참조부호 A는 셀 어레이영역, B는 주변회로 영역의 NMOS 영역, 그리고 C는 주변회로 영역의 PMOS 영역을 각각 나타낸다.
도 4는 웰, 필드산화막 및 게이트전극을 형성하는 단계를 나타낸다.
상세하게는, 반도체기판(100)의 주 표면에 통상의 트윈 웰(twin well) 형성공정을 사용하여 P웰 및 N웰을 형성한다. 여기서, 상기 P웰은 제1 P웰 영역(42a) 및 제2 P웰 영역(42b)으로 구분되며, 상기 제1 P웰 영역(42a)은 메모리 셀들이 형성되는 셀 어레이 영역(A)에 형성되고, 제2 P웰 영역(42b) 및 N웰 영역(44)은 주변회로 영역의 NMOS 영역(B) 및 PMOS 영역(C)에 각각 형성된다. 이어서, 상기 반도체기판의 표면에 통상의 소자분리 공정, 예컨대 선택적 산화방법(LOCOS)을 이용하여 소자간의 전기적 분리를 위한 필드산화막(46)을 형성한 후, 그 결과물의 전면에 얇은 열산화막을 성장시켜 게이트절연막(48)을 형성한다.
다음에, 상기 게이트절연막(48) 상에 도우프되지 않은 폴리실리콘을 증착한 후 이를 패터닝하여 디램 셀 어레이영역 및 주변회로 영역에 제1 내지 제3 게이트 패턴(50a, 50b, 50c)을 각각 형성한다.
도 5는 디램 셀, NMOS 및 PMOS 트랜지스터의 저농도의 소오스/ 드레인을 형성하는 단계를 나타낸다.
상세하게는, 제1 내지 제3 게이트 패턴이 형성된 상기 반도체기판의 전면에, N형의 불순물, 예컨대 비소(As) 또는 인(P) 이온을 1× 1017∼ 1 × 1020/㎠의 도우즈(dose)로 주입하여 디램 셀 어레이(A), NMOS(B) 및 PMOS(C) 영역에 각각 저농도 N형(N-)의 소오스/ 드레인 (52a, 52b, 52c)을 형성한다.
도 6은 제1 내지 제3 스페이서를 형성하기 위한 사진공정을 나타낸다.
상세하게는, 저농도 N형(N-)의 소오스/ 드레인 (52a, 52b, 52c)이 형성된 상기 반도체기판의 전면에 예컨대 산화막, 질화막, 산질화막 및 산화막과 질화막의 복합막 중의 어느 하나를 형성하여 절연막(54)을 형성한다. 이어서, 상기 절연막(54) 상에 포토레지스트를 도포한 후 마스크 노광 및 현상등을 거쳐 셀 어레이영역에 위치하는 억세스(acess) 게이트와 패스(pass) 게이트 사이를 마스킹(masking)하기 위한 제1 포토레지스트 패턴(56)을 형성한다.
도 7은 제1 내지 제3 스페이서(58a, 58b, 58c)를 형성하는 단계를 나타낸다.
상세하게는, 상기 제1 포토레지스트 패턴(56)을 식각마스크로 사용하여 상기 절연막을 이방성식각함으로써 셀 어레이영역, NMOS 및 PMOS 영역에 각각 위치하는 제1 내지 제3 게이트패턴(50a, 50b, 50c)의 측벽에 제1 내지 제3 스페이서(58a, 58b, 58c)를 형성한다. 이 때, 상기 디램 셀 어레이영역에 위치하는 억세스 게이트와 패스 게이트 사이에는 상기 제1 포토레지스트 패턴(56)으로 인해 절연막(54)이 식각되지 않고 잔류하게 된다.
도 8은 NMOS 트랜지스터의 고농도(N+)의 소오스/ 드레인(62a, 62b)을 형성하는 단계를 나타낸다.
상세하게는, 상기 제1 포토레지스트 패턴을 제거한 후, 통상의 사진공정을 실시하여 제1 내지 제3 스페이서(58a, 58b, 58c)가 형성된 결과물 상에 PMOS 영역을 마스킹하는 제2 포토레지스트 패턴(60)을 형성한 후, 셀 어레이 영역 및 NMOS 영역에 N형의 불순물, 예컨대 비소(As) 또는 인(P) 이온을 1 × 1020/㎠ 이상의 도우즈로 주입하여 상기 제1 및 제2 게이트패턴(50a, 50b)를 도우프시킴과 동시에, 고농도(N+)의 소오스/ 드레인(62a, 62b)을 형성한다. 이 때, 상기 셀 어레이영역에 위치하는 억세스 게이트와 패스 게이트 사이에는 절연막(54)이 잔존하기 때문에 상기 고농도(N+)의 불순물 이온주입이 이루어지지 않는다.
도 9는 PMOS 트랜지스터의 고농도 P형(P+)의 소오스/ 드레인(66)을 형성하는 단계를 나타낸다.
상세하게는, 상기 제2 포토레지스트 패턴을 제거한 후 그 결과물 상에, 통상의 사진공정을 적용하여 셀 어레이 영역 및 NMOS 영역을 마스킹하는 제3 포토레지스트 패턴(64)을 형성한다. 이어서, 상기 제3 포토레지스트 패턴(64)을 마스크로 사용하여 상기 반도체기판에 P형의 불순물, 예컨대 붕소(B) 또는 이불화붕소(BF2) 이온을 1 × 1020/㎠ 이상의 도우즈로 주입하여 상기 제3 게이트패턴(50c)을 도우프시킴과 동시에 고농도(P+)의 소오스/ 드레인(66)을 형성한다.
도 10은 실리사이드를 형성하는 단계를 나타낸다.
상세하게는, 상기 제3 포토레지스트 패턴을 제거한 후 결과물의 전면에 내화성금속, 예컨대 티타늄(Ti), 코발트(Co), 탄탈륨(Ta) 및 몰리브덴(Mo)으로 이루어진 그룹에서 선택된 어느 하나를 증착한 후 열처리를 실시하여 상기 내화성금속을 실리사이드화시킨다. 그러면, 실리콘이 형성되어 있는 부분, 즉 제1 내지 제3 게이트패턴(50a, 50b, 50c)의 상부와, 억세스 게이트와 패스 게이트 사이의 소오스/ 드레인을 제외한 모든 소오스/ 드레인의 상부에는 제1 내지 제3 금속 실리사이드(68a, 68b, 68c)가 형성되고, 이외의 영역, 즉 스페이서가 형성되어 있는 게이트전극의 측벽과, 절연막이 잔류하는 디램 셀 어레이영역의 억세스 게이트와 패스 게이트 사이에는 금속 실리사이드가 형성되지 않는다.
이어서, 반응되지 않은 내화성금속 또는 반응가스중의 질소와 반응하여 형성된 내화성금속의 질화물을 제거한 후, 도시는 되지 않았지만 층간절연막을 형성하고 상기 셀 어레이영역 상에 캐패시터를 형성함으로써 DRAM 셀을 구비하는 임베디드 메모리소자를 완성한다.
상기한 본 발명의 제1 실시예에 따르면, 주변회로 영역의 NMOS 트랜지스터와 PMOS 트랜지스터의 소오스/ 드레인은 LDD로 형성한 한 후 그 표면에 실리사이드를 형성하고, 셀 어레이 영역의 소오스/ 드레인중 비트라인에 연결되는 소오스/ 드레인은 N형의 불순물을 고농도로 도우프시킨 후 실리사이드를 형성하고, 스토리지 전극에 연결되는 소오스/ 드레인은 N형의 불순물을 저농도로 도우프시키고 실리사이드는 형성시키지 않는다. 따라서, 전류구동 능력이 중요한 NMOS 및 PMOS 트랜지스터의 특성을 만족시키면서 동시에 셀 어레이 영역에서의 접합 누설전류를 감소시켜 EDL소자의 리프래쉬 특성이 열화되는 것을 방지할 수 잇다.
제2 실시예
도 11 내지 도 15는 본 발명의 제2 실시예에 의한 임베디드 메모리 소자의 제조방법을 도시한 단면도로서, 제1 실시예보다 공정을 단순화할 수 있는 방법이 제시된다. 제1 실시예와 동일한 참조부호는 동일한 부분을 의미한다.
도 11은 웰, 필드산화막 및 게이트전극을 형성하는 단계를 나타낸다.
상세하게는, 반도체기판(100)의 주 표면에 통상의 트윈 웰(twin well) 형성공정을 사용하여 P웰 및 N웰을 형성한다. 여기서, 상기 P웰은 제1 P웰 영역(42a) 및 제2 P웰 영역(42b)으로 구분되며, 상기 제1 P웰 영역(42a)은 메모리 셀들이 형성되는 셀 어레이 영역(A)에 형성되고, 제2 P웰 영역(42b) 및 N웰 영역(44)은 주변회로 영역의 NMOS 영역(B) 및 PMOS 영역(C)에 각각 형성된다. 이어서, 상기 반도체기판의 표면에 통상의 소자분리 공정, 예컨대 선택적 산화방법(LOCOS)을 이용하여 소자간의 전기적 분리를 위한 필드산화막(46)을 형성한 후, 그 결과물의 전면에 얇은 열산화막을 성장시켜 게이트절연막(48)을 형성한다.
다음에, 상기 게이트절연막(48) 상에 도우프되지 않은 폴리실리콘을 증착한 후 이를 패터닝하여 디램 셀 어레이영역 및 주변회로 영역에 제1 내지 제3 게이트 패턴(50a, 50b, 50c)을 각각 형성한다.
도 12는 디램 셀, NMOS 및 PMOS 트랜지스터의 저농도의 소오스/ 드레인을 형성하는 단계를 나타낸다.
상세하게는, 제1 내지 제3 게이트 패턴이 형성된 상기 반도체기판의 전면에, N형의 불순물, 예컨대 비소(As) 또는 인(P) 이온을 1× 1017∼ 1 × 1020/㎠의 도우즈(dose)로 주입하여 디램 셀 어레이, NMOS 및 PMOS 영역에 각각 저농도 N형(N-)의 소오스/ 드레인 (52a, 52b, 52c)을 형성한다.
도 13은 NMOS 트랜지스터의 고농도 소오스/ 드레인을 형성하는 단계를 나타낸다.
상세하게는, 저농도(N-)의 소오스/ 드레인(52a, 52b, 52c)이 형성된 상태에서, 결과물의 전면에 스페이서용 절연막(54)을 형성한다. 이어서, 상기 절연막(54) 상에 포토레지스트를 도포한 후 마스크 노광 및 현상을 실시하여 셀 어레이 영역의 억세스 게이트와 패스 게이트 사이, 그리고 PMOS 트랜지스터 영역을 마스킹하는 제4 포토레지스트 패턴(70)을 형성한다. 다음에, 상기 제4 포토레지스트 패턴(70)을 마스크로 사용하여 상기 절연막을 이방성식각하여 NMOS 영역에 형성된 제2 게이트패턴(50b)의 측벽과, 셀 어레이 영역에 형성된 제1 게이트패턴(50a)의 측벽중 노출된 부분에 제1 및 제2 스페이서(58a, 58b)를 형성한다.
계속해서, 상기 제4 포토레지스트 패턴(70), 제1 및 제2 게이트패턴 및 스페이서를 마스크로 사용하여 노출된 영역에 N형의 불순물이온을 고농도, 예를 들어 1 × 1020/㎠ 이상의 도우즈로 주입함으로써, 제1 및 제2 게이트패턴(50a, 50b)을 도우프시킴과 동시에 NMOS 트랜지스터 영역과, 셀 어레이 영역에서 캐패시터의 스토리지전극과 연결되는 부분에 고농도(N+)의 소오스/ 드레인(62a, 62b)을 형성한다.
도 14는 PMOS 트랜지스터의 고농도(P+)의 소오스/ 드레인을 형성하는 단계를 나타낸다.
상세하게는, 상기 제4 포토레지스트 패턴을 제거한 후 결과물 상에 디램 셀어레이영역 및 NMOS 영역을 마스킹하는 제5 포토레지스트 패턴(72)을 형성한다. 다음에, PMOS 영역에 형성된 절연막에 대해 이방성 식각을 실시하여 PMOS 영역에 형성된 제3 게이트패턴(50c)의 측벽에 제3 스페이서(58c)를 형성한 후, 상기 제5 포토레지스트 패턴(70)을 마스크로 사용하여 반도체기판의 노출된 영역, 즉 PMOS 영역에 P형의 불순물을 고농도, 예를 들어 1 × 1020/㎠ 이상의 도우즈로 주입하여 제3 게이트패턴(50c)을 도우프시킴과 동시에 P+소오스/ 드레인(66)을 형성한다.
도 13은 제1 내지 제3 실리사이드(68a, 68b, 68c)를 형성하는 단계를 나타낸다.
상세하게는, 상기 제5 포토레지스트 패턴을 제거한 후 그 결과물의 전면에 내화성금속, 예컨대 티타늄(Ti), 코발트(Co), 탄탈륨(Ta) 및 몰리브덴(Mo)으로 이루어진 그룹에서 선택된 어느 하나를 증착한 후 소정의 온도에서 열처리를 실시하여 상기 내화성금속을 실리사이드화시킨다. 그러면, 실리콘이 형성되어 있는 부분, 즉 제1 내지 제3 게이트패턴(50a, 50b, 50c)의 상부 및 절연막이 형성되어 있지 않은 소오스/ 드레인의 상부에는 티타늄 실리사이드(68a, 68b, 68c)가 형성되고, 이외의 영역, 즉 제1 내지 제3 스페이서(58a, 58b, 58c)가 형성되어 있는 게이트패턴의 측벽과, 절연막(54)이 잔류하는 셀 어레이영역의 억세스 게이트와 패스 게이트 사이에는 실리사이드가 형성되지 않는다.
이어서, 반응되지 않은 티타늄 또는 반응가스중의 질소와 반응하여 형성된 티티늄 나이트라이드를 제거한 후,도시되지는 않았지만 층간절연막을 형성하고 상기 셀 어레이영역 상에 캐패시터를 형성함으로써 DRAM 셀을 구비하는 임베디드 메모리소자를 완성한다.
상기한 본 발명의 제2 실시예에 따르면, 제1 실시예보다 공정을 단순화할 수 있다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 본 발명에 의한 임베디드 메모리소자 및 그 제조방법에 따르면, 셀 어레이 영역에 형성되는 트랜지스터의 억세스 게이트와 패스 게이트 사이의 소오스/ 드레인에 높은 도우즈로 이온주입되는 것을 방지하면서 논리회로 영역에 형성되는 트랜지스터의 소오스/드레인 영역 및 게이트 패턴에는 비저항이 수십 μ9-㎝의 낮은 값을 갖는 금속 실리사이드막을 형성할 수 있다. 이에 따라, 소자의 동작속도에 직접적으로 영향을 주는 주변회로 영역의 트랜지스터 동작속도는 빠르게 유지하면서 셀 어레이 영역에 형성되는 소오스/드레인에 이온주입 손상이 가해지는 것을 방지할 수 있다. 결과적으로, 누설전류를 방지하여 메모리 셀의 리프래쉬 특성을 개선시키면서도 고속의 임베디드 메모리소자를 구현할 수 있다.

Claims (23)

  1. 제1 및 제2 영역을 포함하는 반도체기판의 상기 제1 영역에 형성된 제1 게이트전극;
    상기 제1 게이트전극 일측의 반도체기판에 형성되며, 제1 불순물로 도우프된 제1 드레인;
    상기 제1 게이트전극의 타측의 반도체기판에 형성되며, 제2 불순물로 도우프된 제1 소오스;
    상기 반도체기판의 상기 제2 영역에 형성된 제2 게이트전극;
    상기 제2 게이트전극 양측의 반도체기판에 형성되며, 제3 불순물로 도우프된 제2 소오스/ 드레인;
    상기 반도체기판의 상기 제2 영역에 형성된 제3 게이트전극; 및
    상기 제3 게이트전극 양측의 반도체기판에 형성되며, 제4 불순물로 도우프된 제3 소오스/ 드레인을 구비하며,
    상기 제1 내지 제3 게이트전극의 표면과, 상기 제1 드레인, 제2 및 제3 소오스/ 드레인에 형성된 실리사이드층을 구비하는 것을 특징으로 하는 임베디드 메모리소자.
  2. 제1항에 있어서, 상기 제1 영역은 메모리 셀 어레이영역이고,
    상기 제2 영역은 주변회로 영역인 것을 특징으로 하는 임베디드 메모리소자.
  3. 제1항에 있어서, 상기 제1 불순물은 N형의 불순물이며,
    그 농도는 1×1020/㎠ 이상인 것을 특징으로 하는 임베디드 메모리소자.
  4. 제1항에 있어서, 상기 제2 불순물은 N형의 불순물이며,
    그 농도는 1×1017/㎠ ∼ 1 × 1020/㎠ 정도인 것을 특징으로 하는 임베디드 메모리소자.
  5. 제1항에 있어서, 상기 제3 불순물은 P형의 불순물이며,
    그 농도는 1×1020/㎠ 이상인 것을 특징으로 하는 임베디드 메모리소자.
  6. 제1항에 있어서, 상기 제4 불순물은 N형의 불순물이며,
    그 농도는 1×1020/㎠ 이상인 것을 특징으로 하는 임베디드 메모리소자.
  7. 제1항에 있어서, 상기 제1 소오스는 캐패시터의 스토리지전극과 연결되고,
    상기 제1 드레인은 비트라인과 연결되는 것을 특징으로 하는 임베디드 메모리소자.
  8. 활성영역과 비활성영역으로 구분되어진 반도체기판의 제1 내지 제3 영역에, 게이트절연막을 개재한 제1 내지 제3 게이트전극을 형성하는 단계;
    상기 제1 내지 제3 게이트전극 양측의 반도체기판에 각각 제1 불순물로 도우프된 제1 내지 제3 소오스/ 드레인을 형성하는 단계;
    결과물의 전면에 절연막을 형성하는 단계;
    상기 절연막상에 제1 영역을 제외한 영역을 오픈(open)하는 감광막 패턴을 형성하는 단계;
    상기 절연막을 이방성식각하여 상기 제1 영역을 제외한 영역에 형성된 게이트전극의 측벽에 스페이서를 형성하는 단계;
    상기 제1 및 제2 게이트전극과 제1 드레인 및 제2 소오스/ 드레인을 제2 불순물로 도우프시키는 단계;
    상기 제3 게이트전극 및 제3 소오스/ 드레인을 제3 불순물로 도우프시키는 단계; 및
    상기 제1 내지 제3 게이트전극, 제2, 제3 소오스/ 드레인 및 제1 드레인에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  9. 제8항에 있어서, 상기 제1 영역은 메모리셀내 억세스 트랜지스터의 게이트전극과 패스 트랜지스터의 게이트전극 사이이며, 메모리 캐패시터의 스토리지전극과 접촉되는 부분을 포함하는 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  10. 제8에 있어서, 제2 영역은 메모리 셀을 포함하는 NMOS 영역이며, 상기 제3 영역은 PMOS 영역인 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  11. 제8항에 있어서, 상기 제1 불순물은 N형의 불순물이며,
    그 농도는 1×1017/㎠ ∼ 1 × 1020/㎠ 정도인 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  12. 제8항에 있어서, 상기 제2 불순물은 N형의 불순물이며,
    그 농도는 1×1020/㎠ 이상인 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  13. 제8항에 있어서, 상기 제3 불순물은 P형의 불순물이며,
    그 농도는 1×1020/㎠ 이상인 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  14. 제8항에 있어서, 상기 절연막은,
    산화막, 질화막 및 산질화막으로 이루어진 그룹에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  15. 제8항에 있어서, 상기 실리사이드층을 형성하는 단계는,
    샐리사이드(salicide; self-aligned silicide) 공정으로 이루어지는 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  16. 활성영역과 비활성영역으로 구분되어진 반도체기판의 제1 내지 제3 영역에, 게이트절연막을 개재한 제1 내지 제3 게이트전극을 각각 형성하는 단계;
    상기 제1 내지 제3 게이트전극 양측의 반도체기판에 각각 제1 불순물로 도우프된 제1 내지 제3 소오스/ 드레인을 형성하는 단계;
    결과물의 전면에 절연막을 형성하는 단계;
    상기 절연막상에 제1 영역 및 제3 영역을 가리는 제1 감광막 패턴을 형성하는 단계;
    상기 절연막을 이방성식각하여 상기 제1 및 제3 영역을 제외한 영역에 형성된 게이트전극의 측벽에 제1 스페이서를 형성하는 단계;
    상기 제1, 제2 게이트전극과 제1 드레인 및 제2 소오스/ 드레인을 제2 불순물로 도우프시키는 단계;
    상기 제3 영역만을 오픈하는 제2 감광막패턴을 형성하는 단계;
    상기 제2 감광막패턴을 마스크로 사용하여 상기 제3 영역에 형성된 상기 절연막을 이방성식각하여 제3 게이트전극의 측벽에 제2 스페이서를 형성하는 단계;
    상기 제3 게이트전극 및 제3 소오스/ 드레인을 제3 불순물로 도우프시키는 단계; 및
    상기 제1 내지 제3 게이트전극, 제2, 제3 소오스/ 드레인 및 제1 드레인의 표면에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  17. 제16항에 있어서, 상기 제1 영역은 메모리셀내 억세스 트랜지스터의 게이트전극과 패스 트랜지스터의 게이트전극 사이이며, 메모리 캐패시터의 스토리지전극과 접촉되는 부분을 포함하는 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  18. 제16항에 있어서, 제2 영역은 메모리 셀을 포함하는 NMOS 영역이며, 상기 제3 영역은 PMOS 영역인 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  19. 제16항에 있어서, 상기 제1 불순물은 N형의 불순물이며,
    그 농도는 1×1017/㎠ ∼ 1 × 1020/㎠ 정도인 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  20. 제16항에 있어서, 상기 제2 불순물은 N형의 불순물이며,
    그 농도는 1×1020/㎠ 이상인 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  21. 제16항에 있어서, 상기 제3 불순물은 P형의 불순물이며,
    그 농도는 1×1020/㎠ 이상인 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  22. 제16항에 있어서, 상기 절연막은,
    산화막, 질화막 및 산질화막으로 이루어진 그룹에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
  23. 제16항에 있어서, 상기 실리사이드층을 형성하는 단계는,
    샐리사이드(salicide; self-aligned silicide) 공정으로 이루어지는 것을 특징으로 하는 임베디드 메모리소자의 제조방법.
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